[發明專利]NMOS晶體管具有凹陷的漏極與源極區而PMOS晶體管的漏極與源極區具有硅/鍺材料的CMOS器件

無效

• 申請號: 200980107065.3
• 申請日: 2009-02-27
• 公開（公告）號: CN101971325A
• 公開（公告）日: 2011-02-09
• 發明（設計）人: J·霍尼舒爾;A·魏;U·格里布諾
• 申請（專利權）人: 先進微裝置公司
• 主分類號: H01L21/84
• 分類號: H01L21/84;H01L27/12
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;靳強

技術領域

在此揭露的發明主題大致上關于一種集成電路的形成，且尤關于通過使用應力源(stress?source；例如應力被覆層(stress?overlayer)、于源極與漏極區中的應變半導體合金)而形成具有應變溝道區域之晶體管以提升MOS晶體管的溝道區域中之電荷載體移動率(charge?carriermobility)。

背景技術

一般來說，現今多種工藝技術已實作于半導體產品的領域中，其中，對于復雜電路(complex?circuitry)(例如微處理器、儲存芯片等)，基于操作速度及/或電力損耗及/或成本效益方面之優異特性，CMOS技術為現今最有前景性的方法。在使用CMOS技術制造復雜集成電路期間，數百萬個的晶體管(也就是N溝道晶體管與P溝道晶體管)形成在包含結晶半導體層(crystalline?semiconductor?layer)之襯底上。不論為N溝道晶體管或P溝道晶體管，MOS晶體管皆包括所謂的PN接面(PNjunction)，其中，系通過高摻雜漏極與源極區域與位于漏極區域和源極區域之間的具有逆摻雜或弱摻雜溝道區域之接口形成該PN接面。溝道區域之導電性(也就是導電溝道的驅動電流能力)是通過形成于溝道區域附近，且通過薄的絕緣層與溝道區域作分離的柵極電極(gateelectrode)所控制。在因為施加適當的控制電壓至柵極電極而形成導電溝道后，溝道區域的導電性是依據摻雜濃度、主要電荷載體的移動率，以及就晶體管寬度方向的溝道區域的給定延伸(given?extension)而言系依據源極與漏極區域之間的距離(也稱之為溝道長度)。因此，于施加控制電壓至柵極電極時在絕緣層下快速產生導電溝道的能力以及溝道區域之整體導電性系一起決定MOS晶體管的效能。因此，減少溝道長度為用于實現集成電路的操作速度與裝填密度(packing?density)之增加的主要設計準則(dominant?design?criterion)。

然而，晶體管尺寸之不斷的縮小會涉及許多與其有關的問題，而該等問題必須加以處理以免不當地抵銷掉通過穩定地減少MOS晶體管之溝道長度所得之優點。就此點而言一個主要的問題為提供低薄片(low?sheet)與接觸電阻率于漏極與源極區域以及連接至漏極與源極區域之任何接觸點，并且維持溝道的可控制性。例如，減少溝道長度可能需要增加柵極電極與溝道區域之間之電容耦合(capacitive?coupling)，其可能需要柵極絕緣層之減少的厚度。以目前來說，位于柵極絕緣層之二氧化硅(silicon?dioxide)的厚度為1至2奈米(nm)的范圍，其中，有鑒于漏電流(leakage?current)(當減少柵極介電質厚度時，該漏電流一般會指數地增加)，可能較不期望進一步的減少。

臨界尺寸(也就是晶體管的柵極長度)之持續的尺寸減少系使得有需要進行調整，且可能有需要新發展與前述問題有關的高復雜工藝技術。因此已提出：通過針對給定的溝道長度增加溝道區域中之電荷載體移動率而提升晶體管組件的溝道導電性，藉此可改進晶體管的性能，因而提供可達成足以比得上躍升至未來科技點(future?technology?node)之效能改進的潛能(potential)，同時避免或至少延遲許多的上述問題(如閘級介電質比例縮放(gate?dielectric?scaling))。一種用于增加電荷載體移動率之有效機制為于溝道區域中晶格結構(lattice?structure)的改變，例如通過于溝道區域附近產生拉伸或壓縮應力，以便產生溝道區域中之對應應變，而分別導致電子與電洞之經改變的移動率。例如，對于標準硅襯底而言，于溝道區域中產生拉伸應變(tensile?strain)，系增加電子移動率，上述電子移動率接著可直接轉換為所對應的導電性的增加以及驅動電流與操作速度的增加。另一方面，于溝道區域中之壓縮應變可增加電洞移動率，因此提供用于提升P型晶體管之性能之潛力。由于例如應變硅可考慮作為“新”型半導體材料，而上述材料可制造快速強大的半導體器件，且不需要有昂貴的半導體材料，同時許多已廣為接受的制造技術仍可被使用，故將應力或應變工程引進至集成電路制造為用于進一步之器件世代之非常有前景的方法。