[實(shí)用新型]脈沖嵌套同步信號(hào)發(fā)生器

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200920282746.0
• 申請(qǐng)日: 2009-12-30
• 公開(kāi)（公告）號(hào): CN201637785U
• 公開(kāi)（公告）日: 2010-11-17
• 發(fā)明（設(shè)計(jì)）人: 錢張宏;盧晨;史宏偉;蔣振立
• 申請(qǐng)（專利權(quán)）人: 南京國(guó)睿安泰信科技股份有限公司
• 主分類號(hào): G01R29/08
• 分類號(hào): G01R29/08
• 代理公司: 南京天華專利代理有限責(zé)任公司 32218
• 代理人: 徐冬濤

技術(shù)領(lǐng)域

本實(shí)用新型涉及一種自動(dòng)測(cè)試系統(tǒng)中的同步信號(hào)發(fā)生器，尤其是可實(shí)時(shí)切換的脈沖嵌套信號(hào)發(fā)生器，具體地說(shuō)是一種脈沖嵌套同步信號(hào)發(fā)生器。

背景技術(shù)

在微波信號(hào)的自動(dòng)測(cè)試系統(tǒng)中，經(jīng)常有收發(fā)組件、微波開(kāi)關(guān)、大功率電源及相關(guān)的設(shè)備和儀器，測(cè)試過(guò)程中需要嚴(yán)格的時(shí)序關(guān)系來(lái)同步，這給自動(dòng)測(cè)試系統(tǒng)集成測(cè)試提出更高的要求。

自動(dòng)測(cè)試系統(tǒng)中，收發(fā)組件需要在接收和發(fā)送之間切換，在發(fā)射功率加在收發(fā)組件上時(shí)，需要保證收發(fā)組件處于發(fā)射狀態(tài)，如果處于接收狀態(tài)則會(huì)損壞收發(fā)組件；同時(shí)微波開(kāi)關(guān)也禁止在大功率電源發(fā)射狀態(tài)進(jìn)行通道切換。因此，現(xiàn)有技術(shù)中無(wú)法產(chǎn)生嚴(yán)格時(shí)序的同步信號(hào)，完成對(duì)自動(dòng)測(cè)試系統(tǒng)中的收發(fā)組件、微波開(kāi)關(guān)、大功率電源的同步控制，不能有效的保護(hù)收發(fā)組件和微波開(kāi)關(guān)。

發(fā)明內(nèi)容

本實(shí)用新型的目的是針對(duì)微波信號(hào)的自動(dòng)測(cè)試系統(tǒng)中，無(wú)法產(chǎn)生嚴(yán)格時(shí)序的同步信號(hào)，完成對(duì)自動(dòng)測(cè)試系統(tǒng)中的收發(fā)組件、微波開(kāi)關(guān)、大功率電源的同步控制，不能有效的保護(hù)收發(fā)組件和微波開(kāi)關(guān)的問(wèn)題，提出一種基于FPGA的脈沖嵌套同步信號(hào)發(fā)生器。

本實(shí)用新型的技術(shù)方案是：

一種脈沖嵌套同步信號(hào)發(fā)生器，它包括通用接口總線GPIB、中央處理器CPU和現(xiàn)場(chǎng)可編程門陣列FPGA，所述的通用接口總線GPIB作為脈沖嵌套同步信號(hào)發(fā)生器的輸入與遠(yuǎn)程主控制計(jì)算機(jī)的控制信號(hào)輸出端相連，通用接口總線GPIB的信號(hào)輸出端與中央處理器CPU的信號(hào)輸入端相連，中央處理器CPU的信號(hào)輸出端與現(xiàn)場(chǎng)可編程門陣列FPGA的信號(hào)輸入端相連，現(xiàn)場(chǎng)可編程門陣列FPGA的各控制信號(hào)輸出端作為脈沖嵌套同步信號(hào)發(fā)生器的輸出控制后級(jí)被控設(shè)備。

本實(shí)用新型的現(xiàn)場(chǎng)可編程門陣列FPGA的輸出信號(hào)為三路，分別是微波開(kāi)關(guān)控制信號(hào)CLK1、大功率電源控制信號(hào)CLK2和調(diào)制器控制信號(hào)CLK3。

本實(shí)用新型的有益效果：

本實(shí)用新型的產(chǎn)品通過(guò)通用接口總線GIPB與測(cè)試系統(tǒng)內(nèi)所有的儀器、儀表實(shí)現(xiàn)互聯(lián)，并實(shí)現(xiàn)和遠(yuǎn)程主控制計(jì)算機(jī)的通訊。

本實(shí)用新型采用FPGA完成控制信號(hào)的產(chǎn)生，增加系統(tǒng)的靈活性，可以產(chǎn)生多路的同步信號(hào)，價(jià)格便宜，以前的測(cè)試系統(tǒng)中使用多臺(tái)HP81101產(chǎn)生三路同步信號(hào)，HP81101每臺(tái)高達(dá)8萬(wàn)RMB，本實(shí)用新型節(jié)約了使用成本。

本實(shí)用新型可以控制收發(fā)組件、微波開(kāi)關(guān)和大功率電源，便于集成到自動(dòng)測(cè)試系統(tǒng)中，具有以下功能：

a)能與計(jì)算機(jī)通信功能：采用儀器、儀表通用的GPIB接口，便于系統(tǒng)集成。

b)輸出信號(hào)控制功能：產(chǎn)生具有嚴(yán)格時(shí)序的同步信號(hào)，完成對(duì)自動(dòng)測(cè)試系統(tǒng)中的收發(fā)組件、微波開(kāi)關(guān)和大功率電源的同步控制，保護(hù)收發(fā)組件和微波開(kāi)關(guān)。

附圖說(shuō)明

圖1是本實(shí)用新型的原理框圖。

圖2是本實(shí)用新型實(shí)施例一的時(shí)序圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步的說(shuō)明。

如圖1所示，一種脈沖嵌套同步信號(hào)發(fā)生器，它包括通用接口總線GPIB(型號(hào)可為uPD7210的接口芯片)、中央處理器CPU(型號(hào)可為L(zhǎng)PC2214的ARM芯片)和現(xiàn)場(chǎng)可編程門陣列FPGA(采用ALTERA公司的EP3C16F256芯片)，所述的通用接口總線GPIB作為脈沖嵌套同步信號(hào)發(fā)生器的輸入與遠(yuǎn)程主控制計(jì)算機(jī)的控制信號(hào)輸出端相連，通用接口總線GPIB的信號(hào)輸出端與中央處理器CPU的信號(hào)輸入端相連，中央處理器CPU的信號(hào)輸出端與現(xiàn)場(chǎng)可編程門陣列FPGA的信號(hào)輸入端相連，現(xiàn)場(chǎng)可編程門陣列FPGA的各控制信號(hào)輸出端作為脈沖嵌套同步信號(hào)發(fā)生器的輸出控制后級(jí)被控設(shè)備。

本實(shí)用新型的現(xiàn)場(chǎng)可編程門陣列FPGA的輸出信號(hào)為三路，分別是微波開(kāi)關(guān)控制信號(hào)CLK1、大功率電源控制信號(hào)CLK2和調(diào)制器控制信號(hào)CLK3。

實(shí)施例一：

脈沖嵌套同步信號(hào)發(fā)生器的原理框圖如圖1所示，CPU采用型號(hào)為L(zhǎng)PC2214的ARM芯片，GPIB采用uPD7210接口芯片，通過(guò)GPIB總線與遠(yuǎn)程主控制計(jì)算機(jī)通訊，接收遠(yuǎn)程主控制計(jì)算機(jī)發(fā)出的指令，并根據(jù)指令發(fā)出相應(yīng)的控制信號(hào)。FPGA采用ALTERA公司的EP3C16F256芯片，主要負(fù)責(zé)脈沖嵌套信號(hào)(CLK1/CLK2/CLK3)的產(chǎn)生，實(shí)現(xiàn)所需要的同步控制關(guān)系。

時(shí)序關(guān)系如圖2所示，三路信號(hào)CLK1、CLK2和CLK3具有嚴(yán)格的時(shí)序關(guān)系：CLK3嵌套在CLK2內(nèi)，CLK2嵌套在CLK1內(nèi)，且三個(gè)信號(hào)的的周期(T)、脈沖寬度(P1/P2/P3)和與前一個(gè)信號(hào)的延時(shí)(D2/D3)都可控制。