[實用新型]利用虛存機制對片上異構存儲資源動態分配的電路

無效

• 申請號: 200920282465.5
• 申請日: 2009-12-21
• 公開（公告）號: CN201540564U
• 公開（公告）日: 2010-08-04
• 發明（設計）人: 凌明;張陽;梅晨;王歡;武建平
• 申請（專利權）人: 東南大學
• 主分類號: G06F12/08
• 分類號: G06F12/08;G06F12/12;G06F13/28
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 奚幼堅

1.一種利用虛存機制對片上異構存儲資源進行動態分配的電路，其特征是設有處理器內核、存儲管理單元MMU、數據部分路由器、數據Cache、數據SPM存儲器及數據SPM控制器、直接內存訪問控制器DMA、總線、中斷控制器、時鐘模塊、外部存儲器接口以及片外主存SDRAM；處理器內核發出對數據訪問的虛擬地址，發送到存儲管理單元MMU，存儲管理單元MMU將其轉換為對數據訪問的物理地址，并根據其旁路轉換緩沖TLB的標志位的狀態，進過數據部分路由器，將物理地址發送到數據Cache及數據SPM控制器兩者之一，如果數據SPM控制器接收物理地址，則對物理地址譯碼后訪問數據SPM存儲器；時鐘模塊在時鐘中斷時發出中斷信號，由中斷控制器響應，在中斷處理程序中調用數據SPM控制器；數據SPM控制器包含一塊SPM區域寄存器，數據SPM控制器根據SPM區域寄存器的信息，配置DMA控制器的源地址、目的地址以及搬運長度，DMA控制器經過高速AHB總線和外部存儲器接口，根據片外主存SDRAM中的程序內容對數據SPM存儲器中的內容進行更改，同時配置時鐘模塊的長度信息并使能時鐘模塊。

2.根據權利要求1所述的利用虛存機制對片上異構存儲資源進行動態分配的電路，其特征在于：存儲管理單元采用兩級旁路轉換緩沖TLB的架構，其中：一級為指令、數據分離的TLB，二級為指令、數據統一的TLB；內核發出對數據訪問的地址時，首先發送到一級數據TLB，如果一級TLB命中則將轉換后的物理地址發送到數據Cache或數據SPM控制器；如果一級TLB不命中，地址發送到二級統一TLB，如果二級TLB命中則將轉換后的物理地址發送到數據Cache或數據SPM控制器；如果二級TLB不命中，需要訪問外部存儲器中的頁表，進行虛擬地址-物理地址轉換。

3.根據權利要求2所述的利用虛存機制對片上異構存儲資源進行動態分配的電路，其特征在于：每塊TLB由一塊Tag存儲陣列、兩塊SRAM存儲陣列、地址譯碼電路、Hit邏輯、讀寫控制邏輯和輸入輸出驅動電路構成：Tag部分為24位，CPU發出虛擬地址經過地址譯碼邏輯之后，高24位將和Tag存儲器中保存的虛擬頁號進行比較，Hit邏輯用于判斷是否命中，如果命中則根據兩塊SRAM的內容進行地址轉換，如果不命中需要訪問下一級TLB或者主存；第一塊SRAM為20位，用于標志位的存放，包括本發明利用保留位新擴展出的S位，當地址完成轉換后，會根據S位的數值將物理地址發送到數據Cache或數據SPM控制器；第二塊SRAM位24位，用于存放物理地址的頁號。

4.根據權利要求1或2或3所述的利用虛存機制對片上異構存儲資源進行動態分配的電路，其特征在于：數據SPM控制器還根據時鐘模塊中對于時隙的記錄將配置信息加載到SPM區域寄存器中，并在時鐘中斷時根據SPM區域寄存器的內容控制DMA控制器和時鐘模塊。

5.根據權利要求1或2或3所述的利用虛存機制對片上異構存儲資源進行動態分配的電路，其特征在于：時鐘模塊設有一個專用于記錄時隙個數的寄存器，在每個時鐘中斷時自動加1，用于標明當前時隙個數；由SPM控制器根據當前時隙配置其定時長度，并設置為One-shot模式，當數值自減為0時，發出時鐘中斷，由中斷控制器接管。