[發明專利]具有改進的電阻分布的非易失性半導體存儲電路

有效

• 申請號: 200910260359.1
• 申請日: 2009-12-17
• 公開（公告）號: CN101894585A
• 公開（公告）日: 2010-11-24
• 發明（設計）人: 尹赫洙
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C16/02
• 分類號: G11C16/02;G11C16/06;G11C29/00
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;黃啟行

1.一種非易失性半導體存儲電路，其包括：

存儲單元陣列；和

讀取/寫入電路模塊，其被配置為基于操作模式區別電流驅動力，其中，響應于偏置信號、基于數據的設置或復位狀態來確定該電流驅動力。

2.如權利要求1的所述非易失性半導體存儲電路，其中，所述讀取/寫入電路模塊包括：

讀取電路單元，其被配置為響應于偏置信號控制電流驅動力，并從所述存儲單元陣列的所選存儲單元讀出數據，其中，在測試模式讀取操作中，數據設置狀態下的電流驅動力高于數據復位狀態下的電流驅動力；和

驗證寫入電路單元，其被配置為通過響應于偏置信號控制電流驅動力，將數據寫入到所述存儲單元陣列中，其中，在寫入模式操作中，數據設置狀態下的電流驅動力高于數據復位狀態下的電流驅動力。

3.如權利要求2的所述非易失性半導體存儲電路，其中，所述讀取電路單元包括相互并聯耦合的多個晶體管，其中，所述偏置信號被施加到多個晶體管中的至少一個晶體管。

4.如權利要求3的所述非易失性半導體存儲電路，其中，多個晶體管中的至少兩個晶體管在溝道長度上相互不同，以使得對于相同的偏置信號所述至少兩個晶體管的電流驅動力相互不同。

5.如權利要求2的所述非易失性半導體存儲電路，其中，所述驗證寫入電路單元包括相互并聯耦合的多個晶體管，其中，所述偏置信號被施加到多個晶體管中的至少一個晶體管。

6.如權利要求5的所述非易失性半導體存儲電路，其中，多個晶體管中的至少兩個晶體管在溝道長度上相互不同，以使得對于相同偏置信號所述至少兩個晶體管的電流驅動力相互不同。

7.一種非易失性半導體存儲電路，其包括：

存儲單元陣列；

讀取電路單元，其被配置為通過基于數據的設置或復位狀態控制讀取電流驅動力和改變測試模式讀取操作中的感測電壓，從所述存儲單元陣列的所選存儲單元讀出數據；和

驗證寫入電路單元，其被配置為通過基于數據的設置或復位狀態控制寫入電流驅動力和改變寫入模式操作中的驗證感測電壓，將輸入數據寫入到所述存儲單元陣列的所選存儲單元。

8.如權利要求7的所述非易失性半導體存儲電路，其中，所述讀取電路單元控制所述讀取電流驅動力，以使在測試模式讀取操作中、復位數據中的讀取電流驅動力低于正常模式讀取操作中的讀取電流驅動力，并且在測試模式讀取操作中、設置數據中的讀取電流驅動力高于正常模式讀取操作中的讀取電流驅動力。

9.如權利要求8的所述非易失性半導體存儲電路，其中，所述讀取電路單元控制所述感測電壓，以使在測試模式讀取操作中、數據復位狀態下的感測電壓低于正常模式讀取操作中的感測電壓，并且在測試模式讀取操作中、數據設置狀態下的感測電壓高于正常模式讀取操作中的感測電壓。

10.如權利要求7的所述非易失性半導體存儲電路，其中，所述讀取電路單元包括相互并聯耦合的多個晶體管，其中，控制讀取操作的激活的偏置信號被施加到所述多個晶體管中的每一個晶體管。

11.如權利要求10的所述非易失性半導體存儲電路，其中，所述多個晶體管中的至少兩個晶體管在溝道長度上相互不同，以使得對于相同偏置信號所述至少兩個晶體管在電流驅動力上相互不同。

12.如權利要求7的所述非易失性半導體存儲電路，其中，所述驗證寫入電路單元控制寫入電流驅動力，以使在測試模式讀取操作中、數據復位狀態下的寫入電流驅動力低于數據設置狀態下的寫入電流驅動力。

13.如權利要求12的所述非易失性半導體存儲電路，其中，所述驗證寫入電路單元控制驗證感測電壓，以使得在測試模式讀取操作中數據復位狀態下的驗證感測電壓低于數據設置狀態下的驗證感測電壓。

14.如權利要求7的所述非易失性半導體存儲電路，其中，所述驗證寫入電路單元包括相互并聯耦合的多個晶體管，其中，控制寫入驗證操作的激活的偏置信號被施加到多個晶體管中的每一個晶體管。

15.如權利要求14的所述非易失性半導體存儲電路，其中，所述多個晶體管中的至少兩個晶體管在溝道長度上相互不同，以使得對于相同偏置信號所述至少兩個晶體管在電流驅動力上相互不同。