[發(fā)明專利]執(zhí)行多個快速條件分支指令的方法以及相關的微處理器

有效

• 申請?zhí)枺?/td>: 200910247051.3
• 申請日: 2009-12-25
• 公開（公告）號: CN101876889A
• 公開（公告）日: 2010-11-03
• 發(fā)明（設計）人: G·葛蘭·亨利;泰瑞·派克斯;布蘭特·比恩
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 北京林達劉知識產(chǎn)權代理事務所(普通合伙) 11277
• 代理人: 劉新宇;王璐

1.一種微處理器，其特征在于，包括：

一暫存器，用以儲存一快速分支條件狀態(tài)；

一提取單元，耦接至上述暫存器，用以提取一程序中的多個指令，上述程序包括一第一指令與一第二指令，其中上述第一指令用以命令上述微處理器更新上述暫存器中的上述快速分支條件狀態(tài)，其中上述第二指令為一快速條件分支指令，用以根據(jù)上述暫存器中的上述快速分支條件狀態(tài)指定一快速分支條件，其中上述提取單元配送上述第一指令以執(zhí)行上述第一指令，但禁止配送上述第二指令并執(zhí)行上述第二指令；以及

多個執(zhí)行單元，用以從上述提取單元中接收上述第一指令，并且回應地更新上述暫存器中的上述快速分支條件狀態(tài)；

其中當上述執(zhí)行單元已經(jīng)更新上述暫存器中的上述快速分支條件狀態(tài)時，上述提取單元則根據(jù)上述暫存器中的上述快速分支條件狀態(tài)非選擇性且正確地分析上述快速條件分支指令，并且不論上述執(zhí)行單元是否已經(jīng)更新上述暫存器中的上述快速分支條件狀態(tài)，上述提取單元非選擇性地禁止將上述快速條件分支指令傳送至上述執(zhí)行單元加以分析。

2.根據(jù)權利要求1所述的微處理器，其特征在于，上述快速條件分支指令位于上述微處理器的一指令集中，其中上述指令集還包括一正規(guī)條件分支指令，該正規(guī)條件分支指令根據(jù)上述微處理器中的一正規(guī)分支條件狀態(tài)用以指定一正規(guī)分支條件，其中上述提取單元用以將上述正規(guī)條件分支指令傳送至上述執(zhí)行單元加以分析。

3.根據(jù)權利要求1所述的微處理器，其特征在于，還包括：

一發(fā)送邏輯單元，耦接于上述提取單元與上述執(zhí)行單元之間，用以從上述提取單元中接收不同于上述快速條件分支指令的多個指令并且發(fā)送至上述執(zhí)行單元加以執(zhí)行，上述發(fā)送邏輯單元還在分析出不同于上述快速條件分支指令的上述指令的多個相依性之前，等待用以將不同于上述快速條件分支指令的各個上述指令發(fā)送至上述執(zhí)行單元；

其中上述提取單元非選擇性地禁止將上述快速條件分支指令傳送至上述發(fā)送邏輯單元。

4.根據(jù)權利要求1所述的微處理器，其特征在于，還包括：

一發(fā)送邏輯單元，耦接至上述執(zhí)行單元，用以將不同于上述快速條件分支指令的多個指令發(fā)送至上述執(zhí)行單元加以執(zhí)行，其中上述發(fā)送邏輯單元在每一個時脈周期中包括一預定最大數(shù)量的多個發(fā)送槽，所述發(fā)送槽用以將不同于上述快速條件分支指令的上述指令發(fā)送至上述執(zhí)行單元；

由于上述提取單元非選擇性且正確地分析上述快速條件分支指令，所以上述微處理器不需要在每一個上述時脈周期中消耗上述發(fā)送槽的任一個。

5.根據(jù)權利要求1所述的微處理器，其特征在于，上述執(zhí)行單元亂序地執(zhí)行上述程序中的不同于上述快速條件分支指令的多個指令，上述微處理器還包括：

一緩沖器，耦接至上述執(zhí)行單元，用以儲存不同于上述快速條件分支指令的一正規(guī)條件分支指令所相關的一正規(guī)分支條件狀態(tài)，以便確保有序地引退上述正規(guī)條件分支指令，其中上述正規(guī)條件分支指令發(fā)送至上述執(zhí)行單元；

由于上述提取單元非選擇性且正確地分析上述快速條件分支指令，所以上述微處理器禁止將任何關于上述快速條件分支指令的上述快速分支條件狀態(tài)儲存至上述緩沖器中。

6.根據(jù)權利要求1所述的微處理器，其特征在于，還包括：

一列表，耦接至上述執(zhí)行單元，用以儲存不同于上述快速條件分支指令的多個指令所相關的多個運算元相依性信息，以便確保不同于上述快速條件分支指令的上述指令的正確執(zhí)行順序，其中不同于上述快速條件分支指令的上述指令被發(fā)送至上述執(zhí)行單元；

由于上述提取單元非選擇性且正確地分析上述快速條件分支指令，所以上述微處理器禁止將任何關于上述快速條件分支指令的上述運算元相依性信息儲存至上述列表中。

7.根據(jù)權利要求1所述的微處理器，其特征在于，還包括：

至少一個指令隊列，耦接至上述執(zhí)行單元，用以儲存不同于上述快速條件分支指令的多個指令，其中不同于上述快速條件分支指令的上述指令等待被發(fā)送至上述執(zhí)行單元以供執(zhí)行；

由于上述提取單元非選擇性且正確地分析上述快速條件分支指令，所以上述微處理器禁止將上述快速條件分支指令儲存至上述指令隊列中。