[發(fā)明專利]集成電路的制造方法

有效

• 申請?zhí)枺?/td>: 200910246511.0
• 申請日: 2009-11-30
• 公開（公告）號: CN101908499A
• 公開（公告）日: 2010-12-08
• 發(fā)明（設(shè)計）人: 蔡方文;葉明熙;王明俊;林舜武;陳啟群;魏正泉;陳其賢
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/70
• 分類號: H01L21/70;H01L21/28
• 代理公司: 北京律誠同業(yè)知識產(chǎn)權(quán)代理有限公司 11006
• 代理人: 陳紅

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于一種集成電路的制造方法。特別的是，本發(fā)明是有關(guān)于一種可改善蝕刻選擇性(Etching?Selectivity)的集成電路的制造方法。

背景技術(shù)

半導(dǎo)體集成電路制造產(chǎn)業(yè)已經(jīng)歷了快速成長。在集成電路的演進過程中，當(dāng)幾何尺寸(即使用一制程所能制作的最小組件或線寬)已減少時，通常已增加功能性密度(Functional?Density；即每芯片面積上的內(nèi)連接組件的數(shù)目)。此縮小(Scaling?Down)制程通?？稍黾由a(chǎn)效率和降低相關(guān)的成本，因而提供好處。此縮小制程亦已導(dǎo)致高介電常數(shù)層和導(dǎo)電層(例如：金屬層)被采用來形成各種集成電路組件(例如：金屬氧化物半導(dǎo)體場效晶體管(Metal-Oxide-Semiconductor?Field-Effect-Transistors；MOSFETs))中的柵極堆疊層。導(dǎo)電層常常被調(diào)校至具有適當(dāng)?shù)墓ぷ骱瘮?shù)(Work?Function)，以達到n型和p型組件的設(shè)計門坎電壓(designed?threshold?voltage)。目前，使用蝕刻制程來圖案化導(dǎo)電層，例如：干式蝕刻制程或濕式蝕刻制程。然而，已被觀察到的是：干式蝕刻制程造成高介電常數(shù)層和導(dǎo)電層的傷害，而且有時會留下光阻(photoresist)殘余物；濕式蝕刻制程常常造成橫向蝕刻(Lateral?Etching)，降低圖案化輪廓的質(zhì)量。

因此，需要提供一種可解決上述問題的集成電路的制造方法。

發(fā)明內(nèi)容

為了滿足這些與其它需求，并考慮其目的，本發(fā)明的一實施例就是在提供一種半導(dǎo)體結(jié)構(gòu)的制造方法制造，借以改善蝕刻選擇性。

根據(jù)本發(fā)明的實施例，此半導(dǎo)體結(jié)構(gòu)的制造方法：提供一基材；形成一硬掩膜層于基材上；形成硬掩膜層的多個被保護的部分和多個未被保護的部分；進行一第一蝕刻制程、一第二蝕刻制程和一第三蝕刻制程于該掩膜層的未被保護的部分上，其中第一蝕刻制程部分地去除硬掩膜層的未被保護的部分，第二蝕刻制程處理硬掩膜層的未被保護的部分，第三蝕刻制程去除硬掩膜層的其余未被保護的部分；以及進行一第四蝕刻制程，以去除硬掩膜層的被保護的部分。

本發(fā)明的實施例至少具有下列優(yōu)點：(1)改善整體裝置性能，特別是高介電常數(shù)/金數(shù)柵極裝置性能；(2)改善填充間隙的能力；(3)改善電阻附著性；(4)防止傷害到柵極層(例如：高介電常數(shù)材料層和/或?qū)щ妼?；(5)提供硬掩膜層的蝕刻速率的可調(diào)整性；(6)防止橫向蝕刻的問題；和(7)改善柵極的外形。

附圖說明

從上述結(jié)合所附附圖所作的詳細描述，可對本發(fā)明有更佳的了解。需強調(diào)的是，根據(jù)一般實務(wù)，各特征并無需依比例繪示。相反地，為了使討論更為清楚，各特征的尺寸可任意地放大或減小。整份說明書與附圖中，相同數(shù)字代表相同特征。

圖1是繪示依照本發(fā)明的實施例的集成電路裝置的制造方法的流程圖；

圖2A至圖2M是繪示依照圖1的各種制造階段中的集成電路裝置實施例的各種剖面圖。

【主要組件符號說明】

100方法

102提供具有第一區(qū)域和第二區(qū)域的基材，其中第一區(qū)域和第二區(qū)域包含至少一柵極結(jié)構(gòu)。

104去除第一區(qū)域和第二區(qū)域中的部分的至少一柵極結(jié)構(gòu)，以形成開口于至少一柵極結(jié)構(gòu)中。

106形成界面層、高介電常數(shù)層和第一導(dǎo)電層于基材上，以部分地填充開口。

108形成硬掩膜層于基材上，其中硬掩膜層是填入至開口中的其余部分。

110去除第一區(qū)域中的硬掩膜層的一部分。

112處理第一區(qū)域中的硬掩膜層的其余部分。

114自第一區(qū)域中去除硬掩膜層的其余部分。

116去除第二區(qū)域中的硬掩膜層。

200半導(dǎo)體裝置????????????????????210基材

211A第一區(qū)域?????????????????????211B第二區(qū)域

212絕緣區(qū)域??????????????????????214柵極結(jié)構(gòu)

215柵極結(jié)構(gòu)??????????????????????216界面介電層

218虛柵極層??????????????????????220柵極間隙壁襯墊物

222柵極間隙壁????????????????????224摻雜區(qū)域

226層間介電層????????????????????228界面層

230高介電常數(shù)層??????????????????232擴散阻障/保護層

234第一導(dǎo)電層????????????????????236硬掩膜層