[發明專利]具有改善的載流子遷移率的場效應晶體管器件及制造方法

有效

• 申請號: 200910244632.1
• 申請日: 2009-12-31
• 公開（公告）號: CN102117808A
• 公開（公告）日: 2011-07-06
• 發明（設計）人: 朱慧瓏;駱志炯;尹海洲
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L29/78;H01L29/49;H01L21/8238;H01L21/336;H01L21/28
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 張磊

技術領域

本發明涉及通過應變工程來改善場效應晶體管器件的性能，更具體地，本發明涉及通過引起溝道區的應力改變，來提高載流子的遷移率。

背景技術

隨著半導體技術的發展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小。

然而，當集成電路元件的尺寸縮小時，不可避免地損害了晶體管和其他元件運轉的恒定材料特性和物理效應。因此，已經對晶體管的設計進行了很多新的創新，以便把這些元件的性能保持到合適的水平。

場效應晶體管中保持性能的重要因素是載流子遷移率，在通過非常薄的柵介質來與溝道隔離的柵極上施加的電壓的情況下，載流子遷移率可以影響摻雜半導體溝道中流動的電流或電荷量。

已經知道，根據載流子的類型和應力方向，FET的溝道區中的機械應力可以顯著地提高或降低載流子的遷移率。在通常溝道延110晶向形成的FET中，源/漏區方向上的拉應力能夠提高電子遷移率，降低空穴遷移率，可以有利地提高NMOS的性能；而源/漏區方向上的壓應力可以提高空穴遷移率，降低電子遷移率，可以有利地提高PMOS的性能。現有技術中已經提出了大量的結構和材料用于在半導體材料中包含拉力或者壓力，例如在US2006/0160317中，就提出了一種在MOSFET器件上通過沉積應力層，并選擇性地刻蝕全部或者部分柵極層，來提高溝道中的載流子遷移率的方案。

然而，現有技術通常通過應力層或者應力界面來改變載流子的遷移率，這將不利于器件尺寸的持續縮小，并且導致復雜的制造工藝。而且隨著目前半導體器件尺寸的減小，相應的溝道區域也隨之減小。因此，當應力材料膨脹時，對于施加在溝道區域兩側的源極和/或漏極區域應力材料，其相應增加的應力非常有限，從而不能夠很好地改善MOSFET晶體管(例如開關電流比)，這樣，其對應構成的COMS電路的性能也相應地較差。因此，需要提供一種新的半導體器件的制造方法，能夠同時提高NMOS和/或PMOS器件的溝道區的載流子遷移率，和減小器件的尺寸并簡化制造工藝。

發明內容

鑒于上述問題，本發明提供一種具有改善的載流子遷移率的柵替代工藝場效應晶體管器件，所述器件包括：具有NMOS區域和PMOS區域的半導體襯底，其中所述NMOS區域與所述PMOS區域相互隔離；形成于所述NMOS區域上的第一柵堆疊和形成于所述PMOS區域上的第二柵堆疊，其中，所述第一柵堆疊包括：第一柵介質層；在所述第一柵介質層上的第一金屬柵極層和具有壓應力性質的第一應力層，所述第一應力層填充所述第一柵堆疊中間的間隙；所述第二柵堆疊包括：第二柵介質層；在所述第二柵介質層上的第二金屬柵極層和具有拉應力性質的第二應力層，所述第二應力層填充所述第二柵堆疊中間的間隙；在所述第一柵堆疊側壁的具有拉應力性質的第三應力側墻；以及在所述第二柵堆疊的側壁形成的具有壓應力性質的第四應力側墻。

此外，本發明還提供一種具有改善的載流子遷移率的柵替代工藝的N型場效應晶體管器件，所述器件包括：半導體襯底；在所述半導體襯底中形成的源極區和漏極區；在所述半導體襯底上的層間介質層和在所述層間介質層中形成的開口；在所述開口中形成的柵堆疊，其中，所述柵堆疊包括：柵介質層；在所述柵介質層上的金屬柵極層和具有壓應力性質的應力層，所述應力層填充所述柵堆疊中間的間隙；在所述柵堆疊側壁的具有拉應力性質的應力側墻。以及一種具有改善的載流子遷移率的柵替代工藝的P型場效應晶體管器件，所述器件包括：半導體襯底；在所述半導體襯底中形成的源極區和漏極區；在所述半導體襯底上的層間介質層和在所述層間介質層中形成的開口；在所述開口中形成的柵堆疊，其中，所述柵堆疊包括：柵介質層；在所述柵介質層上的金屬柵極層和具有拉應力性質的應力層，所述應力層填充所述柵堆疊中間的間隙；在所述柵堆疊側壁的具有壓應力性質的應力側墻。