[發(fā)明專利]陣列基板及設(shè)置于其上的移位寄存器

有效

• 申請(qǐng)?zhí)枺?/td>: 200910244002.4
• 申請(qǐng)日: 2009-12-24
• 公開（公告）號(hào): CN102110420A
• 公開（公告）日: 2011-06-29
• 發(fā)明（設(shè)計(jì)）人: 韓承佑;商廣良
• 申請(qǐng)（專利權(quán)）人: 北京京東方光電科技有限公司
• 主分類號(hào): G09G3/36
• 分類號(hào): G09G3/36
• 代理公司: 北京同立鈞成知識(shí)產(chǎn)權(quán)代理有限公司 11205
• 代理人: 劉芳

1.一種設(shè)置于陣列基板上的移位寄存器，包括多個(gè)與所述陣列基板的柵線一一對(duì)應(yīng)連接的移位寄存器單元，其特征在于，所述多個(gè)移位寄存器單元分為3組，分別為與第2n+1柵線對(duì)應(yīng)的第2n+1移位寄存器單元的組合，與第2n+3柵線對(duì)應(yīng)的第2n+3移位寄存器單元的組合，以及與第n+2柵線對(duì)應(yīng)的第n+2移位寄存器單元的組合，其中n為0或偶數(shù)；

其中，每組移位寄存器單元中的相鄰的兩個(gè)移位寄存器單元中，下一移位寄存器單元的信號(hào)輸出端與上一移位寄存器的復(fù)位信號(hào)輸入端連接，上一移位寄存器的信號(hào)輸出端與下一移位寄存器的開啟電壓時(shí)序信號(hào)輸入端連接；

其中，每組移位寄存器單元分別由兩個(gè)時(shí)鐘信號(hào)控制，所述兩個(gè)時(shí)鐘信號(hào)交替地控制相鄰的移位寄存器單元；

其中，第一移位寄存器單元和所述第三移位寄存器單元分別與第一開啟電壓時(shí)序信號(hào)輸入端連接；第二移位寄存器單元與第二開啟電壓時(shí)序信號(hào)輸入端連接。

2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述移位寄存器單元包括第一至第九薄膜晶體管、電容、開啟電壓時(shí)序信號(hào)輸入端、時(shí)鐘信號(hào)輸入端、高電平輸入端、低電平輸入端、復(fù)位信號(hào)輸入端及信號(hào)輸出端構(gòu)成，其中：

所述第一薄膜晶體管的柵極和源極分別與開啟電壓時(shí)序信號(hào)輸入端連接，漏極與第一節(jié)點(diǎn)連接；

所述第二薄膜晶體管的柵極及源極分別與高電平輸入端連接，漏極與第二節(jié)點(diǎn)連接；

所述第三薄膜晶體管的柵極與所述第一節(jié)點(diǎn)連接，源極與時(shí)鐘信號(hào)輸入端連接，漏極與第三節(jié)點(diǎn)連接；

所述第四薄膜晶體管的柵極與所述復(fù)位信號(hào)輸入端連接，源極與所述第一節(jié)點(diǎn)連接，漏極與所述低電平輸入端連接；

所述第五薄膜晶體管的柵極與所述第二節(jié)點(diǎn)連接，源極與第一節(jié)點(diǎn)連接，漏極與低電平輸入端連接；

所述第六薄膜晶體管的柵極與第一節(jié)點(diǎn)連接，源極與所述第二節(jié)點(diǎn)連接，漏極與低電平輸入端連接；

所述第七薄膜晶體管的柵極與第二節(jié)點(diǎn)連接，源極與第三節(jié)點(diǎn)連接，漏極與低電平輸入端連接；

所述第八薄膜晶體管的柵極與復(fù)位信號(hào)輸入端連接，源極與高電平輸入端連接；漏極與第二節(jié)點(diǎn)連接；

所述第九薄膜晶體管的柵極與復(fù)位信號(hào)輸入端連接，源極與第三節(jié)點(diǎn)連接，漏極與低電平輸入端連接；

所述第三節(jié)點(diǎn)與之間第一節(jié)點(diǎn)設(shè)置有電容，所述第三節(jié)點(diǎn)與信號(hào)輸出端連接。

3.一種陣列基板，包括多個(gè)與柵線一一對(duì)應(yīng)連接的移位寄存器單元，其特征在于，所述多個(gè)移位寄存器單元分為3組，分別為與第2n+1柵線對(duì)應(yīng)的第2n+1移位寄存器單元的組合，與第2n+3柵線對(duì)應(yīng)的第2n+3移位寄存器單元的組合，以及與第n+2柵線對(duì)應(yīng)的第n+2移位寄存器單元的組合，其中n為0或偶數(shù)；

其中，每組移位寄存器單元中的相鄰的兩個(gè)移位寄存器單元中，下一移位寄存器單元的信號(hào)輸出端與上一移位寄存器的復(fù)位信號(hào)輸入端連接，上一移位寄存器的信號(hào)輸出端與下一移位寄存器的開啟電壓時(shí)序信號(hào)輸入端連接；

其中，每組移位寄存器單元分別由兩個(gè)時(shí)鐘信號(hào)控制，所述兩個(gè)時(shí)鐘信號(hào)交替地控制相鄰的移位寄存器單元；

其中，第一移位寄存器單元和所述第三移位寄存器單元分別與第一開啟電壓時(shí)序信號(hào)輸入端連接；第二移位寄存器單元與第二開啟電壓時(shí)序信號(hào)輸入端連接。

4.根據(jù)權(quán)利要求3所述的陣列基板，其特征在于，所述移位寄存器單元包括第一至第九薄膜晶體管、電容、開啟電壓時(shí)序信號(hào)輸入端、時(shí)鐘信號(hào)輸入端、高電平輸入端、低電平輸入端、復(fù)位信號(hào)輸入端及信號(hào)輸出端構(gòu)成，其中：

所述第一薄膜晶體管的柵極和源極分別與開啟電壓時(shí)序信號(hào)輸入端連接，漏極與第一節(jié)點(diǎn)連接；

所述第二薄膜晶體管的柵極及源極分別與高電平輸入端連接，漏極與第二節(jié)點(diǎn)連接；

所述第三薄膜晶體管的柵極與所述第一節(jié)點(diǎn)連接，源極與時(shí)鐘信號(hào)輸入端連接，漏極與第三節(jié)點(diǎn)連接；

所述第四薄膜晶體管的柵極與所述復(fù)位信號(hào)輸入端連接，源極與所述第一節(jié)點(diǎn)連接，漏極與所述低電平輸入端連接；

所述第五薄膜晶體管的柵極與所述第二節(jié)點(diǎn)連接，源極與第一節(jié)點(diǎn)連接，漏極與低電平輸入端連接；

所述第六薄膜晶體管的柵極與第一節(jié)點(diǎn)連接，源極與所述第二節(jié)點(diǎn)連接，漏極與低電平輸入端連接；

所述第七薄膜晶體管的柵極與第二節(jié)點(diǎn)連接，源極與第三節(jié)點(diǎn)連接，漏極與低電平輸入端連接；

所述第八薄膜晶體管的柵極與復(fù)位信號(hào)輸入端連接，源極與高電平輸入端連接；漏極與第二節(jié)點(diǎn)連接；

所述第九薄膜晶體管的柵極與復(fù)位信號(hào)輸入端連接，源極與第三節(jié)點(diǎn)連接，漏極與低電平輸入端連接；

所述第三節(jié)點(diǎn)與之間第一節(jié)點(diǎn)設(shè)置有電容，所述第三節(jié)點(diǎn)與信號(hào)輸出端連接。