[發(fā)明專利]一種可配置復用數(shù)字內插和數(shù)字濾波功能的數(shù)字示波器

有效

• 申請?zhí)枺?/td>: 200910243906.5
• 申請日: 2009-12-25
• 公開（公告）號: CN102109542A
• 公開（公告）日: 2011-06-29
• 發(fā)明（設計）人: 王悅;王鐵軍;李維森
• 申請（專利權）人: 北京普源精電科技有限公司
• 主分類號: G01R13/02
• 分類號: G01R13/02
• 代理公司: 北京北新智誠知識產(chǎn)權代理有限公司 11100
• 代理人: 陳曦

1.一種可配置復用數(shù)字內插和數(shù)字濾波功能的數(shù)字示波器，包括控制處理模塊，其特征在于：

所述數(shù)字示波器中還包括由FPGA實現(xiàn)的數(shù)字內插濾波模塊，所述數(shù)字內插濾波模塊包括順序連接的數(shù)據(jù)存儲單元、數(shù)據(jù)延遲鏈單元和數(shù)據(jù)計算單元，所述數(shù)據(jù)計算單元中包括乘累加計算單元和后續(xù)計算單元；

所述控制處理模塊輸出內插/濾波選通信號，所述數(shù)字內插濾波模塊根據(jù)所述內插/濾波選通信號確定當前操作模式，接收輸入數(shù)據(jù)并存儲，將已存儲的輸入數(shù)據(jù)及濾波系數(shù)送入所述數(shù)據(jù)延遲鏈單元進行延遲處理，經(jīng)過延遲處理之后的數(shù)據(jù)及濾波系數(shù)送入所述乘累加計算單元進行計算，計算結果繼續(xù)送入所述后續(xù)運算單元中；

所述后續(xù)計算單元根據(jù)當前操作模式?jīng)Q定是否需要進行累加計算，當操作模式為數(shù)字內插運算時直接將所述計算結果作為插值結果輸出，當操作模式為數(shù)字濾波運算時先進行累加計算再輸出數(shù)字濾波運算結果。

2.如權利要求1所述的數(shù)字示波器，其特征在于：

所述乘累加計算單元由多個采用瀑布式級聯(lián)架構的乘累加器構成。

3.如權利要求2所述的數(shù)字示波器，其特征在于：

所述乘累加器的數(shù)量為11個。

4.如權利要求1所述的數(shù)字示波器，其特征在于：

所述數(shù)據(jù)存儲單元包括內存控制單元和存儲區(qū)兩部分，所述存儲區(qū)分為輸入數(shù)據(jù)存儲單元和濾波器系數(shù)單元；

所述輸入數(shù)據(jù)存儲在所述輸入數(shù)據(jù)存儲單元，所述濾波系數(shù)存儲在所述濾波器系數(shù)單元。

5.如權利要求3或4所述的數(shù)字示波器，其特征在于：

所述濾波器系數(shù)單元使用FPGA內部的硬件RAM資源搭建，為每組11個、共16組的矩陣結構。

6.如權利要求5所述的數(shù)字示波器，其特征在于：

當操作模式為數(shù)字內插運算時，所述濾波器系數(shù)單元的前5組用來存儲內插系數(shù)；當操作模式為數(shù)字濾波運算時，所述濾波器系數(shù)單元的前7組用來存儲濾波系數(shù)，后面的9組存儲區(qū)用來擴展。

7.如權利要求3或4所述的數(shù)字示波器，其特征在于：

當操作模式為數(shù)字內插運算時，所述輸入數(shù)據(jù)存儲單元中的新數(shù)據(jù)每隔5個時鐘周期輸入1個，在此期間由11個數(shù)據(jù)組成的并行輸出保持不變，在新數(shù)據(jù)輸入時，之前的11個數(shù)據(jù)同時向下移動1個位置。

8.如權利要求1所述的數(shù)字示波器，其特征在于：

當操作模式為數(shù)字濾波運算時，所述輸入數(shù)據(jù)存儲單元中的輸入數(shù)據(jù)按照時序關系持續(xù)寫入存儲區(qū)，寫入存儲區(qū)的數(shù)據(jù)在每次讀取之后向前移動1個地址位。