[發明專利]一種多時鐘數字系統及其時鐘確定裝置和方法

有效

• 申請號: 200910243300.1
• 申請日: 2010-02-10
• 公開（公告）號: CN101739500A
• 公開（公告）日: 2010-06-16
• 發明（設計）人: 蘇孟豪;陳云霽
• 申請（專利權）人: 北京龍芯中科技術服務中心有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市隆安律師事務所 11323
• 代理人: 史霞

技術領域

本發明涉及計算機芯片設計技術領域，特別是涉及一種多時鐘數字系統及其時鐘確定裝置和方法。?

背景技術

隨著芯片規模的增大，硅后驗證工作在芯片開發過程中所占的比例越來越大。而硅后驗證中一個主要的困難來自于調試，其中最主要的難點在于不確定性，因為不確定性使系統行為難以重現。?

不確定性的根源在于難以控制的隨機因素，例如時鐘抖動(Clock?Jitter)和頻率漂移(Frequency?Drift)。如圖1所示，對于一個單時鐘系統而言，所有行為都被同一個時鐘信號同步，時鐘帶來的隨機因素可靜態分析，很容易實現確定性。相比之下，多時鐘系統難以確定化，因為跨時鐘域的信號傳輸受到兩個不同時鐘的影響，而通常這兩個時鐘之間的相對關系無法確定。?

現有技術中，如圖2所示，多時鐘的數字系統由多個相互交互的單時鐘域模塊組成，一個模塊的輸入可能來自于系統外部或者其它模塊的輸出。與單時鐘系統一樣，單時鐘域模塊很容易實現確定性。給定一個確定的輸入，單時鐘域模塊將給出確定的輸出。因此，多時鐘域組成的多時鐘的數字系統實現確定性的關鍵在于使每個時鐘域的輸入都確定化。?

一般而言，為保證信號傳輸的完整性，在時鐘域交互處必須增加一個異步緩沖器(Asynchronous?First?In?First?Out，AFIFO)，作為同步模塊。由于兩個時鐘相對關系的不確定性，同一個發送時間將導致多個可能的接收時間。這正是系統不確定性的根源。?

為了讓接收時間確定化，現有技術中，在發送時加上發送時間信息，接收時根據這個時間信息確定是否在不確定的區域內，從而延遲到確定的時刻再接收，使得不確定的到達時間都對應于確定的接收時間。?

現有公開的一種技術中，發送方將要發送的內容和發送時間打包，接收方收到后將這個時間經過查表、運算等操作，得到確定的接收時間，然后在接收緩沖中延遲到接收方時間，到達確定的接收時間后執行接收操作。

但是現有技術實現方法中，其中的硬件查找表項數一旦確定，能支持的時鐘頻率關系就不能更改，同時，為支持較為特殊的頻率關系，現有技術中的實現方法需要非常大的硬件查找表，非常難以滿足硬件實現的要求，存在硬件開銷大，不靈活，并且不能保證跨時鐘傳輸信號的完整性。?

發明內容

本發明的目的在于提供一種多時鐘數字系統及其時鐘確定裝置和方法，其能夠更好地支持芯片系統的驗證工作。?

為了實現所述目的，本發明提供一種多時鐘數字系統，包括多個時鐘域，還包括全局信號發送模塊，確定性同步模塊；所述時鐘域包括時鐘采樣模塊，其中：?

所述全局信號發送模塊，用于將全局同步信號送到多時鐘數字系統中的所有的多個時鐘域；?

所述時鐘域的時鐘采樣模塊，用于根據接收到的全局同步信號進行采樣，并將采樣結果作為復位該時鐘域邏輯的依據；?

所述確定性同步模塊，加入到所述多時鐘數字系統的每一對存在交互的時鐘域中，由發送端和接收端兩部分組成，中間以AFIFO電路相連，用于實現確定的傳輸；?

所述發送端，用于在發送時鐘域計算確定接收時間，并將計算結果送入接收時間計數器，并在發送數據時將接收時間計數器的值作為接收時間與數據內容一起送入AFIFO電路。?

較優地，所述的多時鐘數字系統，所述確定性同步模塊的發送端，包括第一配置寄存器C、第二配置寄存器D、第三配置寄存器N、第四配置寄存器K、模N計數器Mcnt和接收時間計數器Ycnt；?

所述發送時鐘域計算確定接收時間，包括下列步驟：將模N計數器Mcnt的值模N加K，并記錄是否發生溢出；如果發生溢出，則ready為1，接收時間計數器Ycnt累加D+1；如果沒有溢出且D大于0，則ready為1，接收時間計數器Ycnt累加D；其它情況下ready為0，接收時間計數器Ycnt不變；?

其中，C，D，K，N分別對應配置寄存器C、配置寄存器D、配置寄存器K和配置寄存器N的值；?

配置寄存器C的值代表全局同步信號GRst后第一個發送到接收端的數據的接收時間，其與具體設計相關，可由仿真實驗得出；?

所述接收端，用于在AFIFO的輸出有效時，從中分離出接收時間，與時鐘計數比較，在相等時執行從AFIFO讀出的操作；?

其中，設T_S為發送端時鐘周期，T_R為發送端時鐘周期，且?為分數比，則選擇配置寄存器D、K和N的值，使得?成立。?