[發(fā)明專利]高性能半導體器件及其形成方法

無效

• 申請?zhí)枺?/td>: 200910242097.6
• 申請日: 2009-12-04
• 公開（公告）號: CN102087979A
• 公開（公告）日: 2011-06-08
• 發(fā)明（設計）人: 尹海洲;駱志炯;朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265;H01L29/78
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 張磊

技術領域

本發(fā)明通常涉及一種半導體器件及其形成方法。更具體而言，涉及一種減少溝道兩側的Halo離子注入區(qū)對源漏區(qū)域引入不當雜質的半導體器件及其形成方法。

背景技術

隨著半導體行業(yè)的發(fā)展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小。相應地，為了提高MOSFET(金屬氧化物半導體場效應晶體管)器件的性能需要進一步減少MOSFET器件的柵長。然而隨著柵長持續(xù)減小，減少到接近源極和漏極的耗盡層的寬度，例如小于40nm時，將會產生較嚴重的短通道效應(short?channel?effect或簡寫為SCE)，從而不利地降低器件的性能，給大規(guī)模集成電路的生產造成困難。如何降低短通道效應以及有效地控制短通道效應，已經成為集成電路大規(guī)模生產中的一個很關鍵的問題。在Thompson?S等人的文章中：“MOS?Scaling：Transistor?Challenges?for?the?21^stCentury”，Intel?Technology?Journal?Q3`98?1-19頁，描述Halo離子注入和倒摻雜阱能夠降低短通道效應。由于在現有技術的Halo離子注入通常會將摻雜劑不當地引入源極區(qū)和漏極區(qū)的主體部分，與源/漏極區(qū)的摻雜重疊，引起MOSFET器件中的帶-帶泄漏電流和源漏結電容增加，從而導致器件性能的下降。

因此，為了改進高性能半導體器件的制造，需要一種半導體器件及其形成方法以減少在形成Halo離子注入時對源漏區(qū)域引入不當摻雜。

發(fā)明內容

為了解決上述技術問題，本發(fā)明提出了???一種制造半導體器件的方法，所述方法包括：a)提供一個襯底；b)在襯底上形成源極區(qū)、漏極區(qū)、設置在所述襯底上位于所述源極區(qū)和漏極區(qū)之間的柵堆疊、在所述柵堆疊側壁形成的側墻以及覆蓋所述源極區(qū)和漏極區(qū)的內層介電層，所述柵堆疊包括柵極介質層和偽柵極；c)去除所述偽柵極，暴露所述柵極介質層以形成開口；d)對所述器件進行斜角度Halo離子注入，以在所述半導體器件的溝道兩側形成Halo離子注入區(qū)；f)進行熱退火，以激活Halo離子注入區(qū)的摻雜；g)對所述器件進行后續(xù)加工。Halo離子注入和熱退火有可能影響柵極介質層質量。考慮到對Halo離子注入區(qū)進行退火后柵極介質層的劣化程度，可選擇地，可以直接在柵極介質層上形成金屬柵極。如果柵極介質層的劣化較為嚴重，可以去除所述柵極介質層，以暴露襯底，進而在所述開口中形成新的柵極介質層和金屬柵極，新的柵極介質層覆蓋所述側墻的內壁。

此外，也可以通過如下替代方式來制造半導體器件：a)提供一個襯底；b)在襯底上形成源極區(qū)、漏極區(qū)、設置在所述襯底上位于所述源極區(qū)和漏極區(qū)之間的柵堆疊、在所述柵堆疊側壁形成的側墻以及覆蓋所述源極區(qū)和漏極區(qū)的內層介電層，所述柵堆疊包括柵極介質層和偽柵極；c)去除所述柵極介質層和偽柵極，暴露所述襯底以形成開口；d)對所述器件進行斜角度Halo離子注入，以在所述半導體器件的溝道兩側形成Halo離子注入區(qū)；e)進行熱退火，以激活Halo離子注入區(qū)的摻雜；f)對所述器件進行后續(xù)加工。所述后續(xù)加工包括：在開口中形成新的柵極介質層和金屬柵極，其中所述新的柵極介質層覆蓋所述側墻的內壁。

根據本發(fā)明的另一個方面還提供一種半導體器件，包括：襯底、在襯底上形成的源極區(qū)、漏極區(qū)、形成在襯底上位于所述源極區(qū)和所述漏極區(qū)之間的柵堆疊、在柵堆疊側壁形成的側墻和覆蓋所述源極區(qū)和漏極區(qū)的內層介電層，其中所述柵堆疊包括柵極介質層和金屬柵極，所述半導體器件還包括在所述半導體器件的溝道兩側形成的Halo離子注入區(qū)。

附圖說明

圖1示出了根據本發(fā)明的第一實施例的半導體器件的制造方法的流程圖；

圖2-11示出了根據本發(fā)明的第一實施例的半導體器件各個制造階段的示意圖；

圖12示出了根據本發(fā)明的第二實施例的半導體器件的制造方法的流程圖；

圖13-15示出了根據本發(fā)明的第二實施例的半導體器件各個制造階段的示意圖。

具體實施方式