[發明專利]一種數字化電流調制的擴頻時鐘信號產生器

無效

• 申請號: 200910216240.4
• 申請日: 2009-11-18
• 公開（公告）號: CN101719762A
• 公開（公告）日: 2010-06-02
• 發明（設計）人: 張波;郭海燕;李肇基;李澤宏
• 申請（專利權）人: 電子科技大學
• 主分類號: H03K5/156
• 分類號: H03K5/156
• 代理公司: 電子科技大學專利中心 51203
• 代理人: 葛啟函

技術領域

本發明屬于電子技術領域，涉及時鐘信號產生技術、頻率調制技術和抗電磁干擾技術， 特別涉及采用數字化調制電流調制方式實現的擴頻時鐘產生器。

背景技術

集成度的不斷提高是微電子技術的一個核心發展方向，而隨著芯片集成度的不斷提高， 越來越多的控制電路與功率處理器件集成在一個芯片中，芯片工作頻率越來越高，使得電磁 干擾問題越來越嚴重。為此國際電工委員會(IEC)中設立的國際無線電干擾專業委員會 (CISPR)國際標準化組織，以及美國聯邦通信委員會(FCC)等具有政府職能的機構，先 后制訂出各種電磁兼容(EMC)標準、測試方法及相關法律。如何提升高集成芯片的抗干擾 能力，同時降低集成芯片對外部環境的干擾是一個急需解決的問題。

近年來有多種抑制電路電磁干擾(EMI)的方案被提出，例如添加耦合電容，斜率控制， 減小封裝電感，擴頻技術等等。其中擴頻技術省略了濾波電路，電路結構簡單有效而被廣泛 應用。它通過調制開關頻率的方法，把集中在開關頻率及其諧波上的能量分散到它們周圍的 分立邊頻帶上，由此降低各個頻點上的電磁干擾幅值，達到低于電磁干擾標準規定的限值。

時鐘信號產生器是電子技術中常用的基礎電路，其應用十分廣泛。現有的各種集成電路 中，越來越多的將時鐘信號產生器集成在一起，這就使得時鐘信號產生器本身的EMI性能必 須要符合EMC標準。在這樣的技術需求下，各種擴頻時鐘信號產生器應運而生。

傳統的擴頻時鐘信號產生器通常是由鎖相環電路產生。現有技術中通常有三種實現方式： 第一種，將一個∑Δ調制器引入鎖相環(PLLs)；第二種對多相鎖相環的輸出進行數字化處理 或者是用延遲鎖定環(DLL)來產生時鐘；第三種是在PLLs中用電壓控制振蕩器(VCO) 直接調制。前兩種結構比較復雜，第三種結構簡單而且沒有∑Δ噪聲，但是當輸入頻率比較低 或者所要求的帶寬比較小的時候，在環路濾波中需要大的濾波器件，這將占用很大面積，使 全集成困難。

發明內容

本發明提供一種數字化電流調制的擴頻時鐘信號產生器，該擴頻時鐘信號產生器利用數 字化可變電流調制技術，通過直接改變時鐘信號產生器中振蕩電容的充/放電電流的大小來改 變時鐘信號產生電路輸出時鐘信號頻率，從而產生擴頻時鐘信號。本發明在具有良好的EMI 性能的前提下，避免使用了難以集成的濾波器件，從而降低了芯片的面積；而采用數字技術 來產生擴頻時鐘信號，意味著本發明具有較低的功耗和良好的魯棒性。

本發明技術方案如下：

一種數字化電流調制的擴頻時鐘信號產生器，如圖1所示，包括一個時鐘信號產生器和 一個數字化調制電流產生電路。所述數字化調制電流產生電路由一個產生M位二進制信號的 狀態機、M個開關組成的開關組和M個微電流源組成；在所述數字化調制電流產生電路中， 利用狀態機產生的二進制信號D_i(i＝1，2，3，…，M)來控制開關組中的開關K_i(i＝1，2，3，…，M)的 開啟和關閉，當開關K_i開啟時，第i個微電流源產生的電流I_i通過開關K_i疊加到整個數字化 調制電流產生電路產生的調制輸出電流I_DVC當中；而所述數字化調制電流產生電路產生的調 制輸出電流I_DVC與所述普通時鐘信號產生器中振蕩電容C₀充放電的偏置電流I_main疊加在一起 構成振蕩電容C₀的充放電電流I_sum。

若狀態機產生的二進制信號D_i對開關K_i而言為高電平開啟，低電平關閉，則數字化調制 電流產生電路產生的調制輸出電流若狀態機產生的二進制信號D_i對開關K_i而 言為低電平開啟，高電平關閉，則數字化調制電流產生電路產生的調制輸出電流 其中與D_i是互補的關系。