[發明專利]制造非易失性存儲器件的方法

無效

• 申請號: 200910215651.1
• 申請日: 2009-12-30
• 公開（公告）號: CN101853815A
• 公開（公告）日: 2010-10-06
• 發明（設計）人: 金泰亨;金明玉
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L21/28
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 顧晉偉;王春偉

相關申請

本發明主張2009年3月30日提交的韓國專利申請10-2009-0026860的優先權，在此通過引用將其全文并入本文。

技術領域

本發明涉及半導體集成電路的制造技術，更具體涉及制造具有其中依次堆疊浮置柵極、電荷阻擋層、和控制柵極的堆疊柵極結構的非易失性存儲器件的方法。

背景技術

眾所周知，諸如快閃存儲器件的非易失性存儲器件的單元晶體管具有堆疊柵極結構，其中隧道絕緣層、浮置柵極、電荷阻擋層以及控制柵極是依次堆疊在半導體襯底上。

當半導體器件的集成單元尺寸變得較小時，單元晶體管的柵極圖案的臨界尺寸(CD)也減小，且圖案的深寬比增加。

圖1A到1C是說明在快閃存儲器件中形成單元晶體管柵極圖案的蝕刻工藝的立體視圖。參照圖1A，浮置柵極導電層104形成在襯底102上。第一隧道絕緣層103形成在第一浮置柵極導電層104與襯底102之間。第一浮置柵極導電層104的頂部及側面被第一氧化物-氮化物-氧化物(ONO)層105覆蓋，其中第一ONO層用作電荷阻擋層。第一ONO層105包括氧化物層1051、氮化物層1052、以及氧化物層1053。第一控制柵極導電層106形成在第一浮置柵極導電層104上。一般來說，第一浮置柵極導電層104與第一控制柵極導電層106由多晶硅形成。

在此狀態下，實施用于柵極圖案化的蝕刻工藝。圖1A說明第一控制柵極導電層106，其被蝕刻直到暴露第一ONO層105，在此狀態下，形成第一蝕刻掩模107。通常，第一蝕刻掩模107包含原硅酸四乙酯(TEOS)薄膜。

圖1B說明在蝕刻第一ONO層105后剩余的第一控制柵極導電層106也被蝕刻的狀態。通過該蝕刻工藝，第一ONO層成為包括第一蝕刻氧化物圖案1051A、第一蝕刻氮化物圖案1052A以及第一蝕刻氧化物圖案1053A的第二ONO層105A。第一控制柵極導電層106變成側壁損失的第二控制柵極導電層106A。第一蝕刻掩模107也被部分蝕刻成為第二蝕刻掩模107A。此外，第一浮置柵極導電層104A變成上部被蝕刻的第二浮置柵極導電層104B。圖1C說明通過蝕刻被第二ONO層105A所包圍的第二浮置柵極導電層104A而形成的最終浮置柵極圖案104B。通過此蝕刻工藝，第二ONO層105A成為包括第二蝕刻氧化物圖案1051B、第二蝕刻氮化物圖案1052B、以及第二蝕刻氧化物圖案1053B的第三ONO層105B。第二控制柵極導電層106A成為下部被蝕刻的第三控制柵極導電層106B。第二蝕刻掩模107A也被部分蝕刻為第三蝕刻掩模107B。

然而，第一控制柵極導電層106的側壁在隨后的蝕刻工藝中損失，其中所述蝕刻工藝用以蝕刻第一控制柵極導電層106直到暴露第一ONO層105。因此，形成具有正斜率外形的柵極圖案，并且控制柵極的頂部CD變小，造成片電阻(Rs)的降低。

圖2A到2C為顯示傳統快閃存儲器件的單元晶體管的柵極圖像，具體是顯示根據設計規則的柵極圖案外形。更具體地，圖2A顯示依照41nm設計規則的柵極圖案外形。TEOS蝕刻掩模(硬掩模)的CD為41nm，但是控制柵極(CG)P2(Poly?2)的頂部CD為34nm。即，可看出控制柵極(CG)P2的頂部的CD損失約為7nm。圖2B顯示依照32nm設計規則的柵極圖案外形。可看出控制柵極(CG)P2的頂部的CD損失約為10nm。圖2C顯示依照24nm設計規則的柵極圖案外形。可看出控制柵極(CG)P2的頂部的CD損失約為11nm。

當器件變得愈來愈小時，控制柵極的頂部的CD損失更嚴重。當器件變得高度集成時，會增加對于控制柵極的電阻值的顧慮。

第一蝕刻掩模通常由TEOS來形成。在蝕刻具有類似蝕刻率的ONO層期間，TEOS蝕刻掩模的厚度損失變大。因此，第一TEOS蝕刻掩模107較厚地形成以獲得高蝕刻掩蔽能力。當第一TEOS蝕刻掩模107較厚地形成時，圖案變得較高，造成圖案嚴重呈波浪形。

發明內容

本發明的實施方案提供一種用以防止在非異失性存儲器中的單元晶體管在柵極圖案化期間柵極圖案的CD損失的方法。

本發明的實施方案還提供一種用以制造非易失性存儲器件的方法，即使在非異失性存儲器中的單元晶體管在柵極圖案化期間蝕刻掩模(硬掩模)形成為相對小的厚度，該方法仍能夠通過確保掩模容限(margin)防止圖案的變形。