[發明專利]降低功率消耗的通用序列匯流排裝置

無效

• 申請號: 200910215511.4
• 申請日: 2009-12-29
• 公開（公告）號: CN102109898A
• 公開（公告）日: 2011-06-29
• 發明（設計）人: 張琦棟;陳正坤;姜健強
• 申請（專利權）人: 安國國際科技股份有限公司
• 主分類號: G06F1/32
• 分類號: G06F1/32
• 代理公司: 北京中原華和知識產權代理有限責任公司 11019
• 代理人: 壽寧;張華輝

技術領域

本發明涉及一種降低功率消耗的通用序列匯流排裝置，特別是涉及一種應用于通用序列匯流排裝置閑置時降低功率消耗之通用序列匯流排裝置。

背景技術

為符合市場脈動，通用序列匯流排(Universal?Serial?Bus，USB)裝置更是以高速率及低價格為技術導向，但隨著各種無線通訊產品的誕生，節能省電更成為通用序列匯流排相關產品的發展趨勢之一。

圖1是現有習知的通用序列匯流排裝置的示意圖。圖2是現有習知的通用序列匯流排裝置的時脈波形示意圖。

如圖1所示，現有習知的通用序列匯流排裝置，具有一通用序列匯流排實體單元10(PHY)、一通用序列匯流排傳輸介面單元20、一訊框資訊單元30、一時脈產生單元40及至少一應用功能模塊50。

通用序列匯流排實體單元10用以接收外部資料信號，并經由通用序列匯流排傳輸介面單元20，將外部資料信號轉譯后的起始訊框信號傳送至訊框資訊單元30，并且通用序列匯流排傳輸介面單元20是根據時脈產生單元40所產生的時脈信號CLK以安排傳輸起始訊框信號的時程，因此訊框資訊單元30便可依此時程將起始訊框信號送至應用功能模塊50。

當通用序列匯流排裝置應用于存儲卡(memory?card)讀取系統時，應用功能模塊50可以包括存儲器控制單元50a、存儲卡控制單元50b、中央處理器單元50c......等，而由于時脈產生單元40所產生的時脈信號CLK就是應用功能模塊50的系統工作時脈信號CLK_SYS，因此如圖2所示，系統工作時脈信號CLK_SYS便會與時脈信號CLK的信號波形完全一致。

目前一般通用序列匯流排裝置為了達到省電節能的功效，可利用一偵測電路模塊及一制動器來偵測通用序列匯流排裝置的工作狀態，例如可利用偵測電路模塊偵測通用序列匯流排裝置的閑置電流，并傳遞制動訊息至制動器以達到降低工作電流的效果。但相對地，整體電路將會變得十分復雜，并且偵測電路模塊的偵測靈敏性更會影響了省電節能的效果，而愈加靈敏的偵測電路模塊卻也需要更昂貴的造價。

但是在不使用或不啟動偵測電路模塊及制動器的情況下，因為當現有習知的通用序列匯流排裝置操作在正常模式時，訊框資訊單元30仍會持續輸出起始訊框信號，并使得通用序列匯流排裝置無法進入省電模式，工作電流也仍然持續維持著并且無法降低，以導致造成不必要的電力耗損。

由此可見，上述現有的通用序列匯流排裝置在使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發展完成，而一般產品及方法又沒有適切的結構及方法能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如何能創設一種新的降低功率消耗的通用序列匯流排裝置，實屬當前重要研發課題之一，亦成為當前業界極需改進的目標。

發明內容

本發明的目的在于，提供一種新的降低功率消耗的通用序列匯流排裝置，所要解決的技術問題是使其借由監控模組的設置，用以即時偵測通用序列匯流排裝置的閑置狀態，以適時使通用序列匯流排裝置進入省電模式以降低功率消耗。

本發明的另一目的在于，提供一種新的降低功率消耗之通用序列匯流排裝置，利用監控模塊的設置，以簡化通用序列匯流排裝置的電路結構。

本發明的再一目的在于，而提供一種新的降低功率消耗之通用序列匯流排裝置，借由偵測通用序列匯流排裝置中的起始訊框信號，作為是否停止系統工作時脈信號的判斷依據，以自動使通用序列匯流排裝置進入省電模式。

本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發明提出的一種降低功率消耗的通用序列匯流排裝置，其包括：一通用序列匯流排電路，至少具有一通用序列匯流排實體單元、一通用序列匯流排傳輸介面單元、一訊框資訊單元、一時脈產生單元及至少一應用功能模塊；一監控單元，其監控該訊框資訊單元輸出的一起始訊框信號以產生一時脈控制信號；以及一系統工作時脈產生器，其分別讀取該時脈控制信號及該時脈產生單元輸出的時脈信號，以產生一系統工作時脈信號并輸出至任一該應用功能模塊的時脈輸入端。

本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。

前述的降低功率消耗的通用序列匯流排裝置，其中所述的應用功能模塊至少包括一存儲卡控制單元、一存儲器控制單元及一中央處理器單元，且該系統工作時脈信號是輸出至該存儲卡控制單元、該存儲器控制單元及該中央處理器單元的時脈輸入端。