[發(fā)明專利]一種高速模數(shù)轉(zhuǎn)換器的相位可調(diào)時(shí)鐘輸出電路

有效

• 申請(qǐng)?zhí)枺?/td>: 200910208205.8
• 申請(qǐng)日: 2009-10-21
• 公開（公告）號(hào): CN101694999A
• 公開（公告）日: 2010-04-14
• 發(fā)明（設(shè)計(jì)）人: 華玲林
• 申請(qǐng)（專利權(quán)）人: 無錫安芯半導(dǎo)體有限公司
• 主分類號(hào): H03M1/12
• 分類號(hào): H03M1/12
• 代理公司: 無錫盛陽專利商標(biāo)事務(wù)所(普通合伙) 32227
• 代理人: 顧吉云

(一)技術(shù)領(lǐng)域

本發(fā)明涉及高速模數(shù)轉(zhuǎn)換器的時(shí)鐘輸出領(lǐng)域，具體為一種高速模數(shù)轉(zhuǎn)換器 的相位可調(diào)時(shí)鐘輸出電路。

(二)背景技術(shù)

高速模數(shù)轉(zhuǎn)換器(ADC)將輸入的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)輸出，供后續(xù)的 數(shù)字信號(hào)處理(DSP)電路使用，如圖1。后續(xù)的DSP電路要能夠正常工作，通 常不但需要ADC向DSP提供轉(zhuǎn)換后的數(shù)據(jù)信號(hào)，DSP還需要采集該數(shù)據(jù)信號(hào)的時(shí) 鐘信號(hào)。通常DSP對(duì)來自ADC輸出的數(shù)據(jù)信號(hào)的采樣由輸入到DSP的時(shí)鐘信號(hào) 的上升沿確定。以高電平數(shù)據(jù)為例，為使DSP能夠正確的判別來自ADC輸出的 數(shù)據(jù)信號(hào)，從時(shí)序上來看，時(shí)鐘上升沿c必須在數(shù)據(jù)上升沿a與數(shù)據(jù)下降沿b 之間(高電平有效數(shù)據(jù)時(shí)間)如圖2所示。這種關(guān)系被稱為時(shí)鐘與數(shù)據(jù)在時(shí)序 上的匹配，當(dāng)時(shí)序不正確匹配，如時(shí)鐘上升沿c不在有效數(shù)據(jù)時(shí)間內(nèi)，則DSP 采不到正確的數(shù)據(jù)，出現(xiàn)漏采樣或誤采樣數(shù)據(jù)，從而無法完成正常功能。

隨著高速應(yīng)用的迅速發(fā)展，模數(shù)轉(zhuǎn)換器的時(shí)鐘速度也在不斷提高，目前最 高已經(jīng)出現(xiàn)高達(dá)幾百M(fèi)Hz轉(zhuǎn)換速率的轉(zhuǎn)換器。以250MHz的數(shù)據(jù)轉(zhuǎn)換器為例，其 每個(gè)時(shí)鐘周期僅為4ns，如圖2，a點(diǎn)與b點(diǎn)間的數(shù)據(jù)有效時(shí)間僅在4ns左右。 這樣短的數(shù)據(jù)有效時(shí)間對(duì)時(shí)鐘與數(shù)據(jù)在時(shí)序上的匹配提出了很高的挑戰(zhàn)。

現(xiàn)有產(chǎn)品時(shí)鐘輸出管腳如圖一，其時(shí)鐘的相位是固定的，不可改變的，它 和數(shù)據(jù)輸出間的時(shí)序是固定的。然而復(fù)雜應(yīng)用中，ADC的輸出數(shù)據(jù)和時(shí)鐘到達(dá) DSP時(shí)會(huì)有傳輸?shù)臅r(shí)間差，彼此間的時(shí)序可能不匹配了，導(dǎo)致DSP沒有正確采樣 到數(shù)據(jù)。

(三)發(fā)明內(nèi)容

針對(duì)上述問題，本發(fā)明提供了一種高速模數(shù)轉(zhuǎn)換器的相位可調(diào)時(shí)鐘輸出電 路，其時(shí)鐘的相位可調(diào)，確保時(shí)鐘與數(shù)據(jù)在時(shí)序上的匹配，確保DSP得到正確 的數(shù)據(jù)。

其技術(shù)方案是這樣的：其包括時(shí)鐘信號(hào)輸入部分、時(shí)鐘輸出管腳，其特征 在于：所述時(shí)鐘信號(hào)輸入部分包括延遲鎖定環(huán)、選擇器，所述時(shí)鐘輸出管腳連 接有電阻可調(diào)的外接電阻R_L，加載于該電路的電壓U被上拉電阻R_C與所述外接 電阻R_L組成分壓電路，其加載于所述上拉電阻R_C下端的電壓V通向(N-1)個(gè)比 較器，所述(N-1)個(gè)比較器分別連接編碼電路，所述編碼電路連接鎖存器的輸 入端，所述鎖存器的輸出端連接所述選擇器的輸入端，所述延遲鎖定環(huán)產(chǎn)生的N 個(gè)不同相位的時(shí)鐘信號(hào)連接所述選擇器的輸入端，所述選擇器的輸出端連接所 述三態(tài)門，上電復(fù)位分別連接所述鎖存器、所述三態(tài)門，所述三態(tài)門的另一端 連接所述時(shí)鐘輸出管腳。

其進(jìn)一步特征在于：所述延遲鎖定環(huán)產(chǎn)生的N個(gè)不同相位的時(shí)鐘信號(hào)，其 相鄰信號(hào)的相位差為2π/N，所述(N-1)個(gè)比較器所連接的基準(zhǔn)信號(hào)依次為U/N、 2U/N、…、(N-2)U/N、(N-1)U/N，其中N＝2ⁿ，(n＝1，2，3，…)。

采用本發(fā)明的上述結(jié)構(gòu)后，上電時(shí)上電復(fù)位電路輸出低電平，使三態(tài)門呈 現(xiàn)高阻態(tài)，所述選擇器無法通過三態(tài)門向所述時(shí)鐘輸出管腳輸出時(shí)鐘信號(hào)，加 載于所述上拉電阻R_C下端的電壓V為R_LU/(R_L+R_C)，所述V通向(N-1)個(gè)比較 器，將所述V與(N-1)個(gè)比較器所連的基準(zhǔn)比較得出的結(jié)果傳送至編碼電路進(jìn) 行編碼，此后，上電復(fù)位模塊輸出由低電平變成高電平，利用這個(gè)上升沿將所 得編碼傳送至所述鎖存器存儲(chǔ)，所述鎖存器將編碼信號(hào)傳入所述選擇器，且此 時(shí)三態(tài)門可以正常工作了，即所述選擇器可通過三態(tài)門向所述時(shí)鐘輸出管腳輸 出時(shí)鐘信號(hào)，所述延遲鎖定環(huán)產(chǎn)生的N個(gè)不同相位的時(shí)鐘信號(hào)輸入所述選擇器 的輸入端后，所述選擇器根據(jù)所受到鎖存器的編碼信號(hào)和所受到的N個(gè)不同相 位的時(shí)鐘信號(hào)，通過鎖存器的編碼信號(hào)選擇具體某相時(shí)鐘從選擇器中輸出，其 輸出的時(shí)鐘通過所述通路狀態(tài)的三態(tài)門從時(shí)鐘輸出管腳輸出時(shí)鐘信號(hào)。這其中， 由于所述時(shí)鐘輸出管腳連接有電阻可調(diào)的外接電阻R_L，通過調(diào)節(jié)R_L調(diào)節(jié)所述V， 進(jìn)而調(diào)節(jié)編碼電路所產(chǎn)生的編碼，改變所述鎖存器的輸出信號(hào)，從而到達(dá)對(duì)時(shí) 鐘輸出相位的調(diào)節(jié)，確保時(shí)鐘與數(shù)據(jù)在時(shí)序上的匹配，確保DSP得到正確的數(shù) 據(jù)。

(四)附圖說明

圖1為現(xiàn)有技術(shù)信號(hào)處理系統(tǒng)的信號(hào)鏈路示意圖；