[發明專利]存儲設備及其編程方法

有效

• 申請號: 200910208176.5
• 申請日: 2009-10-28
• 公開（公告）號: CN101727983A
• 公開（公告）日: 2010-06-09
• 發明（設計）人: 金辰赫;李東起;鄭泰圣;蘇秉世;張悳鉉;閔相烈;金錫俊
• 申請（專利權）人: 三星電子株式會社;首爾大學校產學協力團
• 主分類號: G11C16/02
• 分類號: G11C16/02;G11C16/10
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邵亞麗

外國優先聲明

本非臨時美國專利申請要求享有于2008年10月28日向韓國知識產權 局(KIPO)提交的、在35U.S.C.§119下的、申請號為10-2008-0105759的 韓國專利申請的優先權，其全部內容通過引用結合于此。

技術領域

這里公開的本發明涉及非易失性存儲器，更具體而言，涉及能夠進行多 道編程(multiprogram)操作的非易失性存儲器及其驅動方法。

背景技術

一般地，閃存可以被分為NAND閃存和NOR閃存。NOR閃存具有一 種其中每個存儲單元連接到位線和字線的結構。因此，NOR閃存具有優越 的隨機存取速度的特征。

NAND閃存包括串聯的多個存儲單元，因此它的每個單元串(cellstring) 只需要一個觸點(contact)。因此，NAND閃存的特征是優越的集成度。

最近，人們研究了可以在一個存儲單元中存儲多個數據的多比特單元， 以進一步提高閃存的集成度。使用這種方案的存儲單元一般被稱為多層單元 (MLC)。相反，單比特存儲單元被稱為單層單元(SLC)。通常，MLC具 有兩個或更多個門限電壓分布。

發明內容

本發明提供了一種可以減少主機中央處理器(CPU)的負載的閃存設備 及其驅動方法。

本發明的實施例提供了一種非易失性存儲設備，其包括：存儲單元陣列， 其包括多個存儲單元；以及控制邏輯，其控制在多個存儲單元中存儲一比特 信息，其中，這些存儲單元被編程多次，而沒有擦除操作。

在一些實施例中，多個存儲單元中的每個可以包括多層單元，其中，該 多層單元可以根據編程層次來存儲數據。編程層次可以由多個校驗電壓來分 類。

在其它實施例中，控制邏輯可以基于用于檢查編程層次的校驗電壓來控 制多層單元的讀取。

在另一個實施例中，控制邏輯被配置用于，在要更新的數據不同于所存 儲的數據時，多層單元可以根據編程層次以要更新的數據來編程。

在另一個實施例中，控制邏輯被配置用于，在要更新的數據與所存儲的 數據相同時，多層單元可以維持當前狀態。

在又一個實施例中，如果不能再執行編程操作，則控制邏輯可以生成錯 誤信號。

在本發明的其它實施例中，非易失性存儲設備包括：存儲單元陣列，其 包括多個存儲單元；以及控制邏輯，其控制存儲單元陣列的蓋寫操作，其中 一比特信息由多個存儲單元中的一組存儲單元來表示。

在本發明的另一個實施例中，存儲系統包括：非易失性存儲設備；中央 處理器，其控制非易失性存儲設備。其中，該非易失性存儲設備包括：存儲 單元陣列，其包括多個存儲單元；以及控制邏輯，其控制在多個存儲單元的 每一個中存儲一比特信息，其中，該存儲單元被編程多次，而沒有擦除操作。

附圖說明

通過參考附圖詳細描述示例性實施例，示例性實施例的上述和其它特征 和優勢將變得更明顯。附圖旨在描述示例性實施例，而不應被理解為限制權 利要求的范圍。附圖不應被認為是按比例來畫的，除非明確地指出。

圖1是說明根據本發明實施例的可多道編程的閃存的框圖；

圖2是說明根據本發明實施例的多道編程條件的圖；

圖3是說明根據本發明實施例的閃存設備中的多道編程方法的圖；

圖4是說明圖3中的存儲單元中的多道編程方法的圖；

圖5是說明根據圖4中的本發明實施例的多道編程方法的流程圖；

圖6是說明根據圖5中的多道編程方法的讀取存儲單元的方法的流程 圖；

圖7是說明根據圖4中的本發明的另一實施例的多道編程方法的流程 圖；

圖8是說明根據圖7中的多道編程方法的用于讀取存儲單元的方法的流 程圖；

圖9是說明根據本發明的另一實施例的編程方法的圖；

圖10是說明圖9中的多道編程方法的流程圖；

圖11是說明根據圖9中的多道編程方法的用于讀取存儲單元的方法的 流程圖；

圖12是說明根據本發明的另一實施例的存儲設備的框圖；

圖13是說明根據本發明實施例的基于編程操作的圖12中的存儲單元陣 列的圖；

圖14是說明根據本發明的另一實施例的存儲設備的框圖；