[發明專利]用作靜電保護結構的MOS晶體管及其制造方法

有效

• 申請號: 200910201758.0
• 申請日: 2009-11-05
• 公開（公告）號: CN102054865A
• 公開（公告）日: 2011-05-11
• 發明（設計）人: 王邦麟;蘇慶
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L21/28;H01L23/60
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 陳履忠

技術領域

本發明涉及一種半導體集成電路器件，特別是涉及一種作為低壓或高壓電路的靜電保護結構的MOS晶體管。

背景技術

靜電對于電子產品的傷害一直是不易解決的問題，目前在半導體集成電路中使用最多的ESD(Electrical?Static?Discharge，靜電放電)保護結構為GGMOS(Ground?Gate?MOSFET，柵極接地的MOS晶體管)。GGMOS器件具體包括低壓MOS(即普通MOS晶體管)、LDMOS(Latetal?DiffusionMOSFET，橫向擴散MOS晶體管)和DDDMOS(Double?Diffusion?Drain?MOSFET，雙擴散漏極MOS晶體管)等。其中低壓MOS主要作為低壓電路的靜電保護結構，LDMOS和DDDMOS主要作為高壓電路的靜電保護結構。

目前用作靜電保護結構的主要是n型MOS晶體管，本申請文件中涉及的低壓MOS、LDMOS、DDDMOS均以n型進行說明。

請參閱圖1，這是一種n型的低壓MOS，在p型襯底10上為p阱12。p阱12中有三個隔離結構131、132、133。p阱12之上為柵極14，柵極14兩側為側墻15。p阱12中且在隔離結構131、132之間為p型重摻雜區161，作為p阱12的引出端。p阱12中且在隔離結構132和側墻15的一側之間為n型重摻雜區162，作為源極。p阱12中且在隔離結構133和側墻15的另一側之間為n型重摻雜區163，作為漏極。所述低壓MOS用作半導體集成電路的靜電保護結構時，p型重摻雜區161和源極162接地，柵極14通過串聯一電阻接地，漏極163接靜電。

請參閱圖2a，這是一種n型LDMOS。在p型襯底10上為n阱11，n阱11中有p阱12。隔離結構131在n阱11和/或p阱12中。隔離結構132在p阱12中。隔離結構133、134在n阱11中。n阱11之上為柵極14，柵極14的一側在p阱12之上，另一側在隔離結構133之上。柵極14兩側為側墻15。p阱12中且在隔離結構131、132之間為p型重摻雜區161，作為p阱12的引出端。p阱12中且在隔離結構132和側墻15的一側之間為n型重摻雜區162，作為源極。n阱11中且在隔離結構133、134之間為n型重摻雜區163，作為漏極。所述LDMOS用作半導體集成電路的靜電保護結構時，p型重摻雜區161和源極162接地，柵極14通過一電阻接地，漏極163接靜電。

請參閱圖2b，這是另一種n型LDMOS。在p型襯底10上為p阱12，p阱12中有n阱11。隔離結構131、132在p阱12中。隔離結構133在n阱11中。隔離結構134在n阱11和/或p阱12中。p阱12之上為柵極14，柵極14的一側在p阱12之上，另一側在隔離結構133之上。柵極14兩側為側墻15。p阱12中且在隔離結構131、132之間為p型重摻雜區161，作為p阱12的引出端。p阱12中且在隔離結構132和側墻15的一側之間為n型重摻雜區162，作為源極。n阱11中且在隔離結構133、134之間為n型重摻雜區163，作為漏極。所述LDMOS用作半導體集成電路的靜電保護結構時，p型重摻雜區161和源極162接地，柵極14通過一電阻接地，漏極163接靜電。

請參閱圖3a，這是一種n型DDDMOS。在p型襯底10上為n阱11，n阱11中有p阱12。隔離結構131在n阱11和/或p阱12中。隔離結構132在p阱12中。隔離結構133在n阱11中。p阱11之上為柵極14，柵極14的一側在p阱12之上，另一側在n阱11之上。柵極14兩側為側墻15。p阱12中且在隔離結構131、132之間為p型重摻雜區161，作為p阱12的引出端。p阱12中且在隔離結構132和側墻15的一側之間為n型重摻雜區162，作為源極。n阱11中且在隔離結構133和側墻15的另一側之間、并且不與側墻15的另一側直接接觸(即相距一定距離)的為n型重摻雜區163，作為漏極。所述DDDMOS用作半導體集成電路的靜電保護結構時，p型重摻雜區161和源極162接地，柵極14通過一電阻接地，漏極163接靜電。