[發明專利]提高非易失性存儲器性能的方法

無效

• 申請號: 200910198088.1
• 申請日: 2009-10-29
• 公開（公告）號: CN102054780A
• 公開（公告）日: 2011-05-11
• 發明（設計）人: 游寬結;張文廣
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L21/28;H01L21/768
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術領域

本發明涉及半導體制造技術，特別涉及一種提高非易失性存儲器性能的方法。

背景技術

隨著半導體制造技術的發展，非易失性存儲器的應用越來越廣泛。非易失性存儲器逐漸朝著體積越來越小及存儲容量越來越大的方向發展。盡管目前電子擦除只讀存儲器(EEPROM)是非易失性存儲器的主流，但是由于其在垂直縮放比例的局限性導致無法在有限的體積下提高存儲容量。

因此，出現了嵌入式非易失性存儲器(SONOS)，由于SONOS的小體積、低運行電壓、存取數據簡單及抗輻射性，使SONOS的應用變得越來越普及。在SONOS中，以氧化層-氮化層-氧化層(ONO)三層結構作為介電質存儲電荷，將ONO結構稱為電荷存儲層。電荷存儲層在SONOS中是比較核心的結構。

參照圖1a至圖1e所示SONOS的剖面結構圖，具體說明SONOS的制造方法：

步驟11、請參閱圖1a。在半導體襯底100上形成淺溝槽隔離區(STI)101，各個STI101將有源區隔離開來。STI101之外的半導體襯底區域為有源區。

步驟12、請參閱圖1b。在半導體襯底100及STI101的表面形成介質層-電荷捕獲層-介質層的三層堆疊結構102。

較佳地，三層堆疊結構為氧化物-氮化物-氧化物(ONO)層。其中，存儲電荷的氮化物層由上下氧化物層密封，確保電荷不漏電。

步驟13、請參閱圖1c。在三層堆疊結構102的表面涂布光阻膠層(圖中未顯示)，曝光顯影所述光阻膠層，曝光顯影后的光阻膠層的開口對準存儲器單元陣列區域，即STI101，然后經過回刻，使得三層堆疊結構102在刻蝕后(其實最下面一層氧化層的去除并不嚴格要求，只要把電荷捕獲層去除干凈即可)，在位線(BL)方向形成多個由STI隔離的存儲單元。由于該制程工藝窗口很窄，在回刻過程中終點控制十分困難，往往會造成有源區之上的電荷捕獲層受到損傷。

步驟14、請參閱圖1d。去除三層堆疊結構102中的頂層氧化層，同時沉積一層新的氧化層代替去除的頂層氧化層，然后在新沉積的氧化層的表面沉積第一多晶硅層103’。

在本步驟中，由于在步驟13的刻蝕過程中，頂層氧化層可能會受到等離子體的轟擊以及其清洗等等工藝過程的侵蝕，導致該層質量的降低，無法達到好的密封電荷的效果，所以將原三層堆疊結構102中的頂層氧化層去除，由新沉積的氧化層代替。

當然，該步驟也可以不執行，而直接執行步驟15。

步驟15、請參閱圖1e。在所述第一多晶硅層103’的表面沉積第二多晶硅層103”，依次刻蝕第二多晶硅層103”和第一多晶硅層103’形成字線(WL)柵極，接著刻蝕三層堆疊結構102至半導體襯底，構成電荷存儲區。圖1e為沿字線方向的截面圖。

需要說明的是，非易失性存儲器包括外圍電路區和電荷存儲區，本實施例中對外圍電路區的制作，就不再贅述。一般地，由于三層堆疊結構102和第一多晶硅層103’也會在外圍電路區形成，所以在沉積第一多晶硅層103’之后，需要首先去除外圍電路區的第一層多晶硅層103’和其下三層堆疊結構102，然后在襯底上生長外圍電路所需的柵介質，再沉積第二層多晶硅層103”，其中，第二層多晶硅層103”作為外圍電路器件的柵電極。

在該過程中的步驟15中，形成WL柵極的過程為：

首先，在所形成的多晶硅層上沉積氮化硅層；

在該步驟中，氮化硅層為硬掩膜層，在將多晶硅層刻蝕為WL柵極時使用，防止在刻蝕WL柵極時損傷WL柵極，一般厚度為1500埃～300埃左右；

其次，在氮化硅層依次旋涂底部抗反射層和光刻膠層；

在該步驟中，底部抗反射層是為了使得在曝光過程中防止光反射而導致的WL柵極圖形變形；

底部抗反射層一般為含碳的有機材料；

再次，采用具有柵極圖形的掩膜板對光刻膠層進行曝光，顯影后，在光刻膠層形成柵極圖形；

最后，以光刻膠層為掩膜，依次刻蝕底部抗反射層、氮化硅層和多晶硅層，形成WL柵極后，去除殘留的氮化硅層。

去除氮化硅層時，采用濕洗方法進行，一般會損傷WL柵極。

采用這個過程形成WL柵極時，所形成的WL柵極的邊緣很粗糙，這會使最終得到的非易失性存儲器的閾值電壓范圍比較大，嚴重影響非易失性存儲器的器件性能。

發明內容

有鑒于此，本發明提供一種提高非易失性存儲器性能的方法，采用該方法形成的非易失性存儲器中的WL柵極的邊緣不粗糙，使得最終得到的非易失性存儲器的閾值電壓范圍小，能夠提高非易失性存儲器的性能。