[發明專利]用于互連工藝中的半導體器件及其制造方法

有效

• 申請號: 200910195811.0
• 申請日: 2009-09-15
• 公開（公告）號: CN102024788A
• 公開（公告）日: 2011-04-20
• 發明（設計）人: 楊玲;張京晶;隋振超
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L23/532
• 分類號: H01L23/532;H01L21/768;H01L27/02
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;顧珊

技術領域

本發明涉及半導體制造工藝，特別涉及銅互連布線制造工藝。

背景技術

隨著芯片集成度的不斷提高，銅已經取代鋁成為超大規模集成電路制造中的主流互連技術。作為鋁的替代物，銅導線可以降低互連阻抗，降低功耗和成本，提高芯片的集成度、器件密度和時鐘頻率。銅互連結構形成深溝槽的工藝被稱為超厚金屬(UTM)互連工藝，通常用于制作射頻產品感應器的工藝中。

圖1A至1D示出了傳統UTM工藝中互連結構的示意圖。如圖1A所示，在前端器件層101上以化學氣相沉積(CVD)方法沉積第一阻擋層102，材料可以選擇為SiN，厚度為900～1100埃。該第一阻擋層102的作用在于防止后端布線層中的銅離子滲入并污染相鄰層以及有源區，并作為后續蝕刻步驟的蝕刻停止層。然后在第一阻擋層102上以CVD方法沉積一層厚度為25000-35000埃的第一介電層103，材料可以選擇為PEOX，例如二氧化硅。然后，在第一介電層103上以CVD方法沉積第二阻擋層104，材料可以選擇為SiON，厚度為600～800埃。然后如圖1B所示，在第一阻擋層102、第一介電層103以及第二阻擋層104上刻蝕通孔110。接著，如圖1C所示，以物理氣相沉積(PVD)或者電鍍方式填充金屬層111，金屬可以選擇為銅，再以化學機械拋光(CMP)方式去除金屬層111高出第一介電層103的部分以及全部第二阻擋層104。接下來，如圖1D所示，在金屬層111和第一介電層103上以CVD方法沉積一層厚度為600～800埃的第三阻擋層105，材料可以選擇為SiN。接著，在第三阻擋層105上以CVD方法沉積一層厚度為3000-4000埃的第二介電層106，材料可以選擇為PEOX，例如二氧化硅。

在制作半導體器件的過程中，會在CVD過程產生大量的熱，而且在半導體器件中用來提供低電阻的互連電流通路的厚銅層或者是類似的導電層，與其所附著的下部硅體晶片材料之間有著熱膨脹系數的差異，從而產生晶片變形，呈晶片中心凹陷外圍翹起的弓形態，使晶片翹曲，越厚的金屬層產生的這種翹曲越明顯，如圖2A所示。如圖2B所示，CVD步驟之后，晶片的翹曲度顯著增加，達到大約250微米左右。晶片的翹曲，可能將嚴重影響到集成電路其他的加工工藝，如接下來的光刻步驟，需要真空吸附基片到基臺上，如果晶片變形嚴重，將會影響吸附度，或許還會由于吸附不牢導致光刻過程失敗。此外，應力的出現使得晶片在后續步驟中更易破損，特別是在進行切割以便封裝之前對晶片進行減薄時尤為明顯。

傳統的解決金屬翹曲的方法有三種。第一種方法是改變填充金屬層的工藝條件，如填充速度、工藝溫度等；第二種方法是將填充金屬層與CMP金屬層之間的熱處理步驟放到CMP金屬層之后進行；第三種方法是改變第二介電層的沉積條件，如沉積速度、沉積溫度、沉積頻率等等。對于第一種方法和第二種方法方法，僅僅對沉積第二介電層之前的晶片翹曲問題進行了一定的改善，而在第二介電層沉積之后的晶片翹曲問題未作任何的解決。至于第三種方法，僅對沉積第二介電層的工藝做了一定的改進，由于晶片的翹曲在形成第一金屬層時就已經形成，該方法對解決晶片翹曲的問題效果甚微。所以，這三種方法都達不到較佳的效果，不能較好地解決晶片翹曲的問題，且實施過程中很可能改變金屬的特性。

因此，需要一種能夠減小銅互連工藝，特別是UTM工藝中晶片翹曲度且容易實施的方法，為晶片表面的平整打下良好的基礎。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了能夠克服銅互連工藝，特別是UTM工藝中晶片翹曲的問題，本發明提供了一種用于互連工藝中的半導體器件，所述半導體器件包括：前端器件層；在所述前端器件層上沉積的第一阻擋層；在所述第一阻擋層上沉積的材料為等離子增強正硅酸乙酯的第一介電層；穿過所述第一阻擋層和所述第一介電層形成的通孔，所述通孔中填充有金屬層；在所述第一金屬層以及所述第一介電層上沉積的第二阻擋層；在所述第二阻擋層上沉積的材料為等離子增強正硅酸乙酯的第二介電層。