[發明專利]用于互連工藝中的半導體器件及其制造方法

有效

• 申請號: 200910195496.1
• 申請日: 2009-09-09
• 公開（公告）號: CN102024786A
• 公開（公告）日: 2011-04-20
• 發明（設計）人: 李劍波;徐強;卑多慧
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L23/532;H01L27/02;H01L21/768
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;顧珊

技術領域

本發明涉及半導體制造工藝，特別涉及銅互連布線制造工藝。

背景技術

傳統集成電路制造工藝主要采用鋁作為金屬互連材料。但是隨著晶體管尺寸越來越小，在保持信號的高速傳輸方面用鋁作為互連已經受到很大的限制。對于互連材料的改進，選用電阻率較小的導線材料及介電常數較小的介電材料是降低信號延時、提高時鐘頻率的兩個主要所考慮的方向。由于銅的電阻率較鋁小，同時能減少互連層的厚度，通過降低電容達到了減少信號延時的效果，因此，如果配合采用低k介電材料，可以降低信號線之間的耦合電容，信號的轉換速度也隨之加快，即進一步降低了信號的延時。此外，現有鋁材料在器件密度進一步提高的情況下還會出現由電子遷移引發的可靠性問題，而銅的熔點較高，比鋁更不容易發生電子遷移。與鋁相比，銅可以在更薄的互連層厚度上通過更高的電流密度，從而降低能量消耗。銅互連結構形成深溝槽的工藝被稱為超厚金屬(Ultra?thicknessmetal，UTM)互連工藝，UTM互連工藝通常形成3～6微米左右深度的溝槽，通常用于制作射頻產品感應器的工藝當中。

圖1A至圖1G示出了UTM互連結構的示意圖。如圖1A所示，在前端器件層101上以化學氣相沉積(CVD)方法沉積第一阻擋層102，材料可以選擇為SiN，厚度為700～800埃，應力為-109兆帕，負號代表壓應力。該第一阻擋層102的作用在于防止后端布線層中的銅離子滲入并污染相鄰層以及有源區，并作為后續蝕刻步驟的蝕刻停止層。然后在第一阻擋層102上以CVD方法沉積一層厚度為6000～8000埃的第一介電層103，材料可以選擇為無摻雜硅玻璃(USG)，成分為二氧化硅。然后如圖1B所示，在第一阻擋層102以及第一介電層103上刻蝕通孔110。接著，如圖1C所示，以物理氣相沉積(PVD)或者電鍍方式填充第一金屬層111，金屬可以選擇為銅，再以化學機械拋光(CMP)方式去除第一金屬層111高出第一介電層103的部分。接下來，如圖1D所示，在第一金屬層111以及第一介電層103上以CVD方法沉積第二阻擋層104，材料可以選擇為SiN，厚度為1000～1500埃，應力為-109兆帕。在第二阻擋層104上以CVD方法沉積一層厚度為32000～36000埃的第二介電層105。接著，如圖1E所示，在第二阻擋層104以及第二介電層105上刻蝕出溝槽120。然后，如圖1F所示，以物理氣相沉積(PVD)或者電鍍方式填充第二金屬層112，金屬可以選擇為銅，再以化學機械拋光(CMP)方式去除第二金屬層112高出第二介電層105的部分。接下來，如圖1G所示，在第二金屬層112以及第二介電層105上以CVD方法沉積第三阻擋層106，該層材料可以選擇為SiN，厚度為700～800埃，應力為-109兆帕。然后在第三阻擋層106上以CVD方法沉積第一鈍化層107，其厚度為3700～4300埃，材料可以選擇為TEOS，成分主要是二氧化硅，是用Si(OC₂H₅)₄為主要原料反應生成的，其應力為-45兆帕。然后在第一鈍化層107上以CVD方法沉積第四阻擋層108，該材料可以選擇為SiN，厚度為700～800埃，應力為-109兆帕。再在第四阻擋層108上沉積第二鈍化層109，其厚度為2200～2800埃，材料可以選擇為TEOS，應力為-45兆帕，至此完成整個UTM互連結構。

在制作半導體器件的過程中，會在CVD以及CMP過程產生大量的熱，而且在半導體器件中用來提供低電阻的互連電流通路的厚銅層或者是類似的導電層，與其所附著的下部硅體晶片材料之間有著熱膨脹系數的差異，從而產生晶片變形，呈晶片中心凹陷外圍翹起的弓形態，如圖2所示。銅本身的拉應力同樣會導致這種翹曲的出現，且越厚的金屬層越容易出現這種翹曲。這種以弓形形式出現的翹曲，可能將嚴重影響到集成電路其他的加工工藝，如接下來的光刻步驟或是檢測步驟。此外，應力的出現使得晶片在后續步驟中更易破損，特別是在進行切割以便封裝之前對晶片進行減薄時以及芯片切割過程中尤為明顯。