[發明專利]一種垂直雙擴散MOS晶體管測試結構

有效

• 申請號: 200910195415.8
• 申請日: 2009-09-09
• 公開（公告）號: CN101667597A
• 公開（公告）日: 2010-03-10
• 發明（設計）人: 劉憲周;克里絲
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L23/544;G01R31/26
• 代理公司: 上海智信專利代理有限公司
• 代理人: 王 潔

技術領域

本發明涉及晶體管器件的測試結構，具體涉及一種適用于垂直雙擴散MOS晶體管的測試結構，屬于半導體技術領域。

背景技術

在半導體集成電路中，以雙擴散MOS晶體管為基礎的電路，簡稱DMOS，利用兩種雜質原子的側向擴撒速度差，形成自對準的亞微米溝道，可以達到很高的工作頻率和速度。

與普通MOS晶體管相比，DMOS在結構上有兩個主要區別：一是將P型、N型雜質通過同一氧化層窗口順次擴散，形成很短的溝道；二是在溝道與漏區之間加入一個輕摻雜的N^-漂移區，其摻雜濃度遠小于溝道區。這個區承受大部分所加的漏電壓，從而使短溝道效應減弱，提高漏擊穿電壓，從而實現短溝道與高擊穿電壓結合而得到的一系列優點。

DMOS晶體管又可分為橫向DMOS晶體管(簡稱LDMOS)和垂直DMOS晶體管(VDMOS)兩種。其中，垂直DMOS晶體管由于其良好的性能和高集成度，在半導體集成電路領域中得到越來越多的應用。

圖1為垂直DMOS晶體管(簡稱VDMOS)結構示意圖。如圖1所示，VDMOS在N⁺硅襯底110上生長一層N^-外延層120，電子由N⁺源摻雜區104流經溝道105后改為垂直方向由襯底110流出。因此，漏電極101由硅片底面引出，硅片表面只有源電極102和柵電極103，有利于提高集成度，其中，源電極102和柵電極103之間通過柵氧化層106隔開。

然而，正是由于垂直DMOS晶體管的源電極和漏電極在半導體硅襯底的不同表面引出，在器件表征過程中，其輸出特性的參數表征及相應晶圓可接受性測試(Wafer?Acceptance?Test，WAT)若在半導體硅襯底的背面研磨之前進行，則測試結果與器件實際參數有較大誤差，故其測試通常在半導體硅襯底的背面研磨之后進行，這與半導體襯底上其他器件在襯底背面研磨之前進行的測試不匹配，與此同時，由于背面研磨后的半導體襯底尺寸變薄，也為測試帶來了較大的難度和較高的成本。

發明內容

本發明要解決的技術問題主要有兩個，一是解決垂直雙擴散MOS晶體管WAT表征過程中存在的較大誤差；二是統一測試程序，解決垂直雙擴散MOS晶體管在半導體襯底背面研磨后進行測試表征與大多半導體器件在半導體襯底背面研磨前進行的測試之間測試順序不匹配的問題。

為解決上述技術問題，本發明提供了一種垂直雙擴散MOS晶體管測試結構，該結構包括：第一導電類型的半導體襯底，位于半導體襯底上表面的第一導電類型的外延層，位于外延層表面的第一導電類型的源摻雜區和第一導電類型的漏摻雜區，位于源摻雜區的第二導電類型的源溝道區和位于漏摻雜區下方的第二導電類型的漏溝道區，覆蓋柵極表面的夾層電介質層，覆蓋在半導體襯底上表面用于引出源電極和漏電極的金屬層以及覆蓋半導體襯底底面的背金屬層。其中，源溝道區和漏溝道區部分重疊，形成合并溝道，且半導體襯底的摻雜濃度大于外延層的摻雜濃度，源、漏摻雜區的摻雜為重摻雜，其摻雜濃度約為1E21cm^-3，遠大于外延層的摻雜濃度，源、漏溝道區的摻雜為輕摻雜，其摻雜濃度約為1E17cm^-3。

根據本發明提供的垂直雙擴散MOS晶體管測試結構，其中，夾層電介質層為柵氧化層，源摻雜區、漏摻雜區以及源溝道區和漏溝道區均通過離子注入方法實現，且源溝道區和漏溝道區分別位于源摻雜區和漏摻雜區下方。其中，源溝道區位于柵極下方的部分為源擴散溝道，漏溝道區位于柵極下方的部分為漏擴散溝道，源、漏擴散溝道的長度均為1μm～3μm，且擴散溝道部分重疊，垂直雙擴散MOS晶體管柵極覆蓋該源擴散溝道和漏擴散溝道的重疊部分，柵極長度小于源擴散溝道與漏擴散溝道的長度之和。