[發(fā)明專利]通過共注入碳和氮降低多晶硅耗盡

無效

• 申請?zhí)枺?/td>: 200910180623.0
• 申請日: 2009-10-27
• 公開（公告）號: CN101728274A
• 公開（公告）日: 2010-06-09
• 發(fā)明（設(shè)計）人: 顧克強;洪正隆;王立廷;陳建豪;黃建豪;林孟堅;林育樟
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 北京市德恒律師事務(wù)所 11306
• 代理人: 梁永

技術(shù)領(lǐng)域

本發(fā)明一般涉及半導體器件，且更特別地，涉及金屬氧化物半導體器件的結(jié)構(gòu)和制造方法。

背景技術(shù)

多晶硅廣泛地應(yīng)用于形成金屬氧化物半導體(MOS)器件的柵電極。多晶硅具有高電阻率，且因此需要摻雜，以便其電阻率可以滿足MOS器件的要求。通過退火激活摻雜的雜質(zhì)。

具有多晶硅柵電極的MOS器件展現(xiàn)出載流子耗盡效應(yīng)，其也可稱為多晶硅耗盡效應(yīng)。當施加的電場從靠近柵電介質(zhì)的區(qū)域抽走載流子時，便發(fā)生了多晶硅耗盡效應(yīng)，從而形成耗盡層。在n摻雜多晶硅層中，耗盡層包括電離的不可移動的施主能級，反之，在p摻雜多晶硅層中，耗盡層包括電離的不可移動的受主能級。耗盡效應(yīng)導致有效柵電介質(zhì)厚度的增加，這使得反型層難于建立在半導體的表面處。

為了降低多晶硅耗盡效應(yīng)，需要增加雜質(zhì)劑量或用于激活雜質(zhì)的退火溫度。然而，這些方法可能會不利地造成摻雜劑擴散進柵電介質(zhì)，致使柵電介質(zhì)的可靠性退化并增加柵泄漏電流。而且，摻雜劑可能會穿透柵電介質(zhì)并擴散進下層襯底，這致使成品MOS器件的閾值電壓增大。

隨著集成電路尺寸的不斷縮小，柵電介質(zhì)也變得更薄，這使得這種情況變得更糟。泄漏電流往往隨著柵電介質(zhì)厚度的減小而增大。這使得摻雜劑穿透柵電介質(zhì)變得更容易。因此，需要降低擴散效應(yīng)的新方法。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一個方面，提供了一種形成半導體結(jié)構(gòu)的方法，該方法包括提供一個半導體襯底；在該半導體襯底上形成柵電介質(zhì)層；在該柵電介質(zhì)層上形成柵電極層；在柵電極層中摻雜進碳和氮；以及，在摻雜碳和氮的步驟之后，圖案化柵電介質(zhì)層和柵電極層，以分別形成柵電介質(zhì)和柵電極。

根據(jù)本發(fā)明的另一方面，提供一種形成半導體結(jié)構(gòu)的方法，該方法包括提供一個半導體襯底；在該半導體襯底上形成柵電介質(zhì)層；在該柵電介質(zhì)層上形成柵電極層；在柵電極層中注入碳；在柵電極層中注入氮；在柵電極層中注入n型雜質(zhì)；對柵電極層實施第一退火；圖案化柵電介質(zhì)層和柵電極層，以形成柵疊層；形成源/漏區(qū)域；以及對該源/漏區(qū)域?qū)嵤┑诙嘶稹?/p>

本發(fā)明的優(yōu)點包括降低了柵電極中的雜質(zhì)擴散，且因此，柵電介質(zhì)可以制作的較薄，而又不造成柵泄漏電流的增加。

附圖說明

為了更全面的理解本發(fā)明及其優(yōu)點，結(jié)合附圖參照以下描述，其中：

圖1到6是本發(fā)明的一個實施例的中間制造階段的截面圖，其中碳和氮共注入進NMOS器件；

圖7說明泄漏電流密度與柵電介質(zhì)厚度的函數(shù)關(guān)系，其中比較了利用不同的方法形成的樣本的結(jié)果；

圖8說明泄漏電流與飽和電流的函數(shù)關(guān)系，其中比較了利用不同的方法形成的樣本的結(jié)果；

圖9說明載流子遷移率指數(shù)，其中比較了利用不同的方法形成的樣本的結(jié)果。

具體實施方式

以下詳細探討當前優(yōu)選實施例的制造和應(yīng)用。但是應(yīng)當認識到，本發(fā)明提供了許多適用的創(chuàng)造性概念，其可以在各種具體情況中實施。所探討的特定實施例僅說明了實施和利用本發(fā)明的特定方式，且并不構(gòu)成對本發(fā)明的限制。

本發(fā)明提供一種形成n型金屬氧化物半導體(MOS)器件的方法。下面說明本發(fā)明的制造實施例的中間階段。貫穿本發(fā)明的各個附圖和闡述性實施例中的相同的附圖標記用于表示相同的元件。

參照圖1，提供襯底20。襯底20可以是塊狀的體材料襯底，其包括例如硅、硅鍺等；但是，也可使用其他常用的結(jié)構(gòu)和半導體材料，例如絕緣體上硅(SOI)和應(yīng)變硅層。在一個實施例中，用p型雜質(zhì)輕摻雜襯底20。可以形成淺溝槽隔離(STI)區(qū)域22來定義成品MOS器件的邊界。

圖2闡述柵電介質(zhì)層24和柵電極層26的形成。在一個實施例中，柵電介質(zhì)層24包括氧化硅，其可以通過熱氧化襯底20而形成。可替換地，柵電介質(zhì)24由具有高介電常數(shù)(k值)的介電材料形成，例如，介電常數(shù)大于約3.9。適用的材料包括例如氮化硅的氮化物、例如氮氧化硅的氮氧化物、例如HfOx、HfZrOx、HfSiOx、HfTiOx、HfAlOx(其中x是正數(shù))的金屬氧化物等，及其組合。柵電介質(zhì)24還可以具有多層結(jié)構(gòu)，包括具有上述材料的一個以上的層。在一個實施例中，柵電介質(zhì)24的厚度小于約21但是本領(lǐng)域技術(shù)人員應(yīng)當認識到，上下文所列舉的尺寸僅僅是實例，如果應(yīng)用不同的制造技術(shù)，則將改變其尺寸。

由多晶硅或非晶硅形成的柵電極層26形成在柵電介質(zhì)層24上。柵電介質(zhì)層24和柵電極層26的形成方法包括原子層化學汽相沉積(ALCVD或ALD)、等離子體增強化學汽相沉積(PECVD)或其他常用方法。