[發明專利]半導體器件及其設計方法

有效

• 申請號: 200910179459.1
• 申請日: 2008-01-14
• 公開（公告）號: CN101677093A
• 公開（公告）日: 2010-03-24
• 發明（設計）人: 佐藤元伸
• 申請（專利權）人: 富士通微電子株式會社
• 主分類號: H01L23/528
• 分類號: H01L23/528
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 鄭小軍;陳昌柏

本申請是申請日為2008年1月14日、申請號為200810002672.0、發明 名稱為“半導體器件及其設計方法”的中國發明專利申請的分案申請。

技術領域

本發明大體涉及半導體器件的設計。更具體地，本發明涉及一種半導體 器件中布線的設計，其中所述半導體器件具有包括通孔(via)連接的多層布 線結構。

背景技術

當高密度電流流經具有多層布線結構的半導體器件中所包含的精細布 線時，電子的移動干擾了構成布線的原子(例如銅原子或鋁原子)的排列， 從而導致金屬原子的擴散或遷移。這種現象被稱為電遷移(EM)。電遷移 使布線中形成孔隙(void)，導致電流密度和溫度的進一步增加。結果，加 速了孔隙的形成，從而最終導致布線的斷開。

因此，已經考慮通孔數目的增加與流經布線的電流量的增大成比例。更 具體地，為了抑制電遷移現象，負載有大量電流的寬布線或厚布線的互連被 設計為具有許多通孔，從而降低通過每個通孔的電流量。

例如，如圖1A和圖1B所示，單連接通孔用于連接彼此平行或垂直的窄 布線M1L和M3L。另一方面，如圖1C所示，在布線寬度方向(W)和布線 長度方向(L)上都增加通孔數目，以連接寬或厚的平行布線。如圖1D所示， 當寬或厚的布線M1L和M3L相互垂直時，通孔數目可以進一步增加。

流經布線的電流的電流密度隨著半導體器件小型化程度的提高而增大。 因此，對于同樣的電流量和同樣的布線寬度，允許的通孔數目也趨向于增大。 通孔數目的增大易于使所提供通孔的直徑增大，進而使相鄰布線之間的邊界 減小，從而非所期望地使層容易脫落。

為了防止層間絕緣膜脫落或者防止大規模集成電路(LSI)的損壞，提 出一種方法，其中通過使所提供觸點之間的間隔寬于在制造工藝中所確定的 觸點之間的間隔，來減小單位面積(per?area)內的電觸點數目(參見例如日 本特開專利公開No.2004-158846)。這種方法允許在布線寬度方向和布線長 度方向上都減小觸點數目。

但是，由于近來可用的半導體器件具有更大的容許電流值，因此僅僅減 小單位面積內觸點數目的這種方法(例如日本特開專利公開No.2004-158846 中公開的方法)不能確?？笶M性(EM?resistance)。此外，日本特開專利 公開No.2004-158846中公開的方法沒有考慮到電流的方向。

考慮到EM很可能發生于在電流聚集的端部排列成線的通孔處，例如圖 1C和圖1D所示在左端或右端排列的五個通孔處，因此提出了一種在具有通 孔矩陣的層間連接中將通孔沿布線排列成線的結構(參見例如日本特開平專 利公開No.3-42856)。在這種方法中，雖然將通孔排列成線而與布線平行， 但是為了確保與流過的電流量相對應的通孔數目，因此不減小位于上層和下 層的用于連接布線的通孔數目。結果，由于通孔占用面積沒有變化，因此仍 然存在諸如相鄰布線之間的邊界減小、絕緣膜脫落以及電子束光刻(electron beam?lithography)的通過量(throughput)減小之類的缺陷。

發明內容

根據本發明的一個方案，提供一種半導體器件的設計方法，所述半導體 器件包括第一布線和第二布線以及多個通孔，所述設計方法包括：確定與通 孔列數目的變化相對應的所述半導體器件的第一壽命變化率；確定與通孔行 數目的變化相對應的所述半導體器件的第二壽命變化率；根據基于所述第一 壽命變化率和所述第二壽命變化率的比率，減小所述通孔列數目；以及將所 述通孔行數目至少增加1。

根據本發明的另一個方案，還提供一種半導體器件的設計方法，所述半 導體器件包括第一布線和第二布線以及多個通孔，所述第二布線設置在與設 置有所述第一布線的層不同的層上，并相對于所述第一布線沿傾斜方向或垂 直方向延伸，所述設計方法包括以下步驟：沿所述第一布線和所述第二布線 的其中之一將所述多個通孔排列成線，所述第一布線和所述第二布線的所述 其中之一相對于所述通孔位于電子流下游側。