[發明專利]微處理器裝置、集成電路以及選擇基底偏壓的方法

無效

• 申請號: 200910176069.9
• 申請日: 2009-09-25
• 公開（公告）號: CN101686050A
• 公開（公告）日: 2010-03-31
• 發明（設計）人: 雷蒙·A.·貝特倫;馬克·J.·伯茲;凡妮莎·S.·坎尼克;達魯斯·D.·嘉斯金斯;詹姆斯·R.·隆柏格;馬修·羅素·尼克森
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185;H01L27/092
• 代理公司: 北京林達劉知識產權代理事務所
• 代理人: 劉新宇;王 璐

技術領域

本發明主要關于一種于微處理器晶粒(die)提供基底偏壓(substrate?biasing)以減低次臨界漏電流(sub-threshold?leakage)，特別有關于一種選擇性提供基底偏壓至微處理器上的功能區塊的裝置與方法，以減低電力消耗(power?consumption)及最小化功能區塊內的裝置基底的噪聲。

背景技術

因互補式金屬氧化物半導體(Complementary?Metal-OxideSemiconductor，以下簡稱CMOS)電路比其他類型的集成電路(integrated?circuit，以下簡稱IC)較為密集(dense)且其消耗的電力較少，所以CMOS技術已成為于集成電路中的數字電路設計的主流(dominant?style)。CMOS電路由N型溝道金屬氧化物半導體(n-channel?metal-oxide-semiconductor，以下簡稱NMOS)與P型溝道金屬氧化物半導體(p-channelmetal-oxide-semiconductor，以下簡稱PMOS)共同組成，根據設計、比例(scale)、材質(material)及制程(process)的不同，NMOS與PMOS分別具有一臨界電壓(此指柵極對源極的電壓)。由于集成電路設計及制造技術不斷發展，操作電壓及裝置尺寸也隨之降低。65納米(nanometer，nm)制程應用于大量CMOS半導體制程的先進光蝕刻技術(lithographic?process)且更有益于超大型集成電路(very?large?scale?integrated?circuit，以下簡稱VLSI)的制造，如微處理器等。隨著裝置尺寸與電壓電平的減少，每個裝置的溝道長度與氧化層厚度(oxide?thickness)也跟著減少。制造業者已改用具有較低臨界電壓的柵極材質以增加次臨界漏電流(sub-threshold?leakage?current)。當柵極對源極的電壓低于CMOS裝置的臨界電壓時，次臨界漏電流流經漏極(drain)與源極(source)之間。許多傳統電路的每個CMOS的基底介面(或為阱區或基底接點(bulk?tie/connection))耦接于對應的一電力線(例如PMOS基底接點耦接于核心電壓VDD，NMOS基底接點耦接于參考電壓VSS)。在此類傳統結構中，次臨界漏電流在動態環境(如正常操作期間)下可占總耗電力的約30％或是以上的比例。

通常需要集成電路操作于低電力模式(low?power?mode)(如睡眠模式或冬眠(hibernation)模式)以盡可能地減少電力消耗。于低電力模式期間，偏壓產生器(bias?generator)或電荷泵(charge?pump)以與供應電力不同的電壓電平來偏壓裝置的基底。偏壓產生器可提供于晶片上或晶片外(off?chip)。另一種情況，偏壓產生器將PMOS的基底接點的電壓提升至高于電壓VDD的電壓并將NMOS的基底接點的電壓降低至低于參考電壓VSS的電壓。這樣的基底偏壓明顯減少于低電力模式下的次臨界電壓漏電流，借以保存電力總量。然而，在大型集成裝置(如微處理器)并不經常要求整個裝置操作于低電力模式。當微處理器的部分元件未使用時，需要降低此部分元件的次臨界漏電流，這是現有技術急需解決的問題。

發明內容

有鑒于此，根據一實施例所述的一種微處理器裝置，包括：第一電源供應節點、功能區塊、第一基底偏壓導線、第一充電節點、第一選擇電路及基底偏壓電路。第一電源供應節點，提供第一核心電壓。功能區塊具有多個電力模式，上述功能區塊包括一個或多個半導體裝置與繞線于功能區塊的第一基底偏壓導線，第一基底偏壓導線耦接至少一半導體裝置的基底接點。第一選擇電路，于功能區塊于低電力模式時耦接第一基底偏壓導線至第一充電節點以及于功能區塊為全電力模式時鉗制第一基底偏壓導線至第一電源供應節點。基底偏壓電路，于功能區塊于低電力模式時充電第一充電節點至相對于第一核心電壓的第一偏移電壓的第一基底偏壓。