[發明專利]用于SPI4.2總線的相位調整方法和裝置

有效

• 申請號: 200910171660.5
• 申請日: 2009-09-02
• 公開（公告）號: CN101656576A
• 公開（公告）日: 2010-02-24
• 發明（設計）人: 王振峰
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: H04B10/12
• 分類號: H04B10/12;H04L29/06
• 代理公司: 北京康信知識產權代理有限責任公司
• 代理人: 余 剛;吳孟秋

技術領域

本發明涉及通信領域，具體而言，涉及一種用于SPI4.2總線的 相位調整方法和裝置。

背景技術

SPI4.2總線(System?Packet?Interface?Level?4?Phase?2?BUS，系 統包接口4級2相位總線)是OIF(Optical?Internetworking?Forum， 光互連網絡論壇)制定的一種總線標準，應用在數據鏈路層與物理 層之間的總線接口，其帶寬可達10Gb/s。可以應用的物理接口有 OC-192ATM、Packet?over?SONET/SDH(POS)、10Gb/s?Ethernet等。

SPI4.2總線的系統結構模型如圖1所示。從圖1中可以看出， 接收和發送的數據通道和流量控制通道是分離的，并且是反向的。 兩個通道的分離就使得接收和發送相互獨立。兩個通道都是源同步 總線接口。對于數據通道，如圖2所示，由差分時鐘信號，16bit差 分數據信號，1bit差分控制信號組成，數據信號與控制信號都要與 時鐘保持同步。總線標準規定的最小時鐘頻率是311MHz，由于數 據與控制信號是DDR采樣的，因此，每條數據線的最小bit率是 622Mbps。

由于SPI4.2的數據通道是源同步并行總線，最理想的情況就是 數據、控制信號與時鐘信號同時到達接收端，但由于數據通道信號 速率較高，因而對器件以及PCB的信號完整性和電源完整性要求較 高，所以存在抖動(jitter)、偏斜(skew)、噪聲(noise)的情況， 數據、控制信號經常與時鐘信號無法保持同步，而且數據、控制信 號之間也存在偏差。

于是，該總線標準提供了兩種方法來解決上述問題，一個是在 數據通道發送端發送訓練碼，使得接收端能根據訓練碼來調整各個 信號線的時序，當器件初始化時以及發生不同步故障時會發送訓練 碼以求獲得同步。第二個方法是在接收端提供了相位調整功能。相 位調整(Phase?Alignment)分為靜態相位調整(Static?Phase Alignment)和動態相位調整(Dynamic?Phase?Alignment)。

靜態相位調整是接收端器件根據時鐘在固定的采樣點來鎖存數 據與控制信號。動態相位調整是接收端能通過修改參數來動態保持 時鐘與數據的相位一致。顯然，靜態相位調整需要有精確的時鐘采 樣窗口，但由于上述的抖動，偏斜與噪聲的情況，靜態相位調整有 很大的使用局限，需要設計者精確地設計以保持各信號線在PCB上 走線的一致，而且要保證板上的信號完整性與電源完整性，如果發 生相位調整失效的情況，時鐘信號與數據、控制信號就無法保持同 步，即使一開始由于發送端發送訓練碼而獲得了同步，運行過程中 由于隨機抖動或者噪聲因素而導致了接收端不同步，雖然發送端會 根據接收端送來的狀態信號而重新發送訓練碼，以后也許會重新獲 得同步，但這段時間數據會大量的丟失，而且多次的同步過程會導 致數據通訊的極其不穩定。

動態相位調整就很好地避免這種情況的發生，接收端會檢查輸 入的數據與控制信號的相位變化，調整時鐘信號的相位與之對齊。 這樣設計者就無需太關注總線的精確設計，簡化了PCB的布局與走 線，節省了工程實踐和成本。發明人發現現有技術至少存在以下問 題：由于不是所有的具有SPI4.2接口的器件都支持動態相位調整， 如果使用僅支持靜態相位調整的器件，遇到需要長距離布線甚至跨 接插件的情況，就需要設計者花費大量精力匹配好各個數據信號與 時鐘信號，而且要十分關注板上的電源完整性和信號完整性，以求 滿足同步要求，但有些抖動與噪聲是無法控制的，在某些情況就非 常有可能遇到前面所述的問題。如圖3所示，僅考慮器件A到器件 B的單向SPI4.2傳輸，當A與B的距離比較長(超過20厘米)，中 間又經過接插件，由于接插件會引起信號的畸變，會加劇信號之間 相位的不確定性，在B的接收端，總線信號已經不同步了。如果B 不支持動態相位調整，那么會造成經常性的不同步，導致頻繁地重 新獲取同步過程，從而引起系統的不穩定，同步過程數據的大量丟 失。

發明內容

本發明旨在提供一種用于SPI4.2總線的相位調整方法和裝置， 以解決現有技術存在的當器件不支持動態相位調整時導致的總線信 號不同步的問題。