[發明專利]集成電路及在集成電路中獲得基準時鐘的方法

無效

• 申請號: 200910171539.2
• 申請日: 2009-08-28
• 公開（公告）號: CN102006056A
• 公開（公告）日: 2011-04-06
• 發明（設計）人: 王惠剛
• 申請（專利權）人: 炬力集成電路設計有限公司
• 主分類號: H03K23/58
• 分類號: H03K23/58;H03K21/40
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 謝安昆;宋志強

技術領域

本發明涉及集成電路技術領域，特別涉及集成電路及在集成電路中獲得基準時鐘的方法。

背景技術

現有片上系統(System-On-a-Chip，SOC)設計和應用中，普遍需要采用兩個晶體振蕩器作為SOC的時鐘源，一個是振蕩頻率為幾十兆赫茲的高頻晶體振蕩器，另外一個是振蕩頻率為幾十千赫茲的低頻晶體振蕩器。如圖1所示，高頻晶體振蕩器12用來作為SOC?11中的鎖相環(Phase-Locked?Loop，PLL)組111的時鐘源，產生出SOC中各種高頻電路所需的高頻時鐘。低頻晶體振蕩器13主要有兩個用途：一個是用來產生SOC11待機時的工作時鐘；另外一個是送給SOC?11中的低頻分頻器112產生出精準計時電路所需計時基準時鐘，一般為頻率為1赫茲的時鐘。SOC中的精準計時主要用來實現以秒為單位的計時功能，如萬年歷和數字版權管理(Digital?Right?Management，DRM)等功能。

雖然通過高頻晶體振蕩器分頻也可以產生精準計時所需的基準時鐘，但由于高頻晶體振蕩器振蕩時電流較大，導致SOC在待機狀態下精準計時的功耗無法接受。因此現有SOC中，普遍采用功耗更低的低頻晶體振蕩器來產生精準計時所需的基準時鐘。

現有技術的缺點在于，SOC不僅需要為高頻晶體振蕩器配備兩個引腳，而且還要為低頻晶體振蕩器專門配備兩個引腳，這導致SOC中最稀缺的資源——引腳更為緊張、稀缺。而且，由于生產SOC應用產品的物料清單(Bill?of?Material，BOM)需要增加低頻晶體振蕩器及其應用電路所需電阻和電容，從而增加SOC應用產品的BOM成本，降低SOC的市場競爭力。

發明內容

有鑒于此，本發明的目的在于，提出一種集成電路及一種在集成電路中獲得基準時鐘的方法，可以節約集成電路中寶貴的引腳資源。

本發明實施例提出的一種集成電路包括：第一分頻單元、計數器、振蕩信號產生電路和第二分頻單元；

所述第一分頻單元用于通過對從所述集成電路外部輸入的外部時鐘信號進行分頻得到第一基準時鐘；

振蕩信號產生電路用于產生一振蕩信號；

計數器用于通過使用所述第一基準時鐘對所述振蕩信號進行計數得到所述振蕩信號的頻率信息；

所述第二分頻單元用于根據依據所述頻率信息得到的分頻因子對所述振蕩信號進行分頻得到第二基準時鐘。

較佳地，所述第一分頻單元包括第一分頻器和第二分頻器；

所述第一分頻器用于通過使用一個分頻因子對從所述集成電路外部輸入的外部時鐘信號進行分頻得到一時鐘信號；

所述第二分頻器用于通過對所述第一分頻器得到的時鐘信號進行二分頻得到第一基準時鐘信號。

或者，所述第一分頻單元是一個分頻器，用于通過使用一個分頻因子對從所述集成電路外部輸入的外部時鐘信號進行分頻得到第一基準時鐘。

所述集成電路還包括控制單元，用于在所述計數器得到所述頻率信息后，控制所述第一分頻單元、計數器、和/或集成電路外部的用于產生所述外部時鐘信號的時鐘產生單元進入非工作狀態。

該集成電路還可以進一步包括：自動校準單元，用于在預定的校準間隔時間后控制所述第一分頻單元、計數器、以及所述時鐘產生單元進入工作狀態。

所述外部時鐘信號為高頻時鐘信號，所述振蕩信號為低頻振蕩信號。

本發明實施例還提出一種在集成電路中獲得基準時鐘的方法，所述集成電路包括第一分頻單元、計數器、振蕩信號產生電路和第二分頻單元，所述方法包括：

所述第一分頻單元通過對從所述集成電路外部輸入的外部時鐘信號進行分頻得到第一基準時鐘；

計數器通過使用所述第一基準時鐘對所述振蕩信號產生的一振蕩信號進行計數得到所述振蕩信號的頻率信息；

所述第二分頻單元根據依據所述頻率信息得到的分頻因子對所述振蕩信號進行分頻得到第二基準時鐘。

較佳地，所述第一分頻單元包括第一分頻器和第二分頻器；

所述第一分頻單元所述通過對從所述集成電路外部輸入的外部時鐘信號進行分頻得到第一基準時鐘具體包括：

所述第一分頻器通過使用一分頻因子對從所述集成電路外部輸入的外部時鐘信號進行分頻得到一時鐘信號；

所述第一分頻器通過對所述第一分頻器得到的時鐘信號進行二分頻得到第一基準時鐘信號。

所述方法在得到所述振蕩信號的頻率信息之后還包括：控制所述第一分頻單元、計數器、和/或集成電路外部的用于產生所述外部時鐘信號的時鐘產生單元進入非工作狀態。