[發明專利]硬件硅智產的緩沖器結構

有效

• 申請號: 200910169908.4
• 申請日: 2009-09-08
• 公開（公告）號: CN101650967A
• 公開（公告）日: 2010-02-17
• 發明（設計）人: 陳啟民
• 申請（專利權）人: 凌陽科技股份有限公司
• 主分類號: G11C11/34
• 分類號: G11C11/34;G11C11/41;G11C11/413
• 代理公司: 北京安信方達知識產權代理有限公司
• 代理人: 栗若木;王 漪

1.一種硬件硅知識產權的緩沖器結構，其包含：

一第一內存，其具有一2N個m位的記憶空間，該第一內存分為一第一 區域及一第二區域，該第一區域是由位置為第0個m位至第(N-1)個m位的記 憶空間所組成，該第二區域是由位置為第N個m位至第(2N-1)個m位的記憶 空間所組成，當中，N、m為正整數；

一第二內存，其具有一2N個m位的記憶空間，該第二內存分為一第三 區域及一第四區域，該第三區域是由位置為第0個m位至第(N-1)個m位的記 憶空間所組成，該第四區域是由位置為第N個m位至第(2N-1)個m位的記憶 空間所組成；以及

一寫入電路，連接至該第一內存及該第二內存，用以對該第一內存及該 第二內存執行寫入動作；

其中，該寫入電路將一源數據的偶數地址數據寫至該第二內存的第四區 域，該寫入電路將該源數據的奇數地址數據寫至該第一內存的第二區域，該 寫入電路將一目標數據的偶數地址數據寫至該第一內存的第一區域，該寫入 電路將該目標數據的奇數地址數據寫至該第二內存的第三區域。

2.如權利要求1所述的緩沖器結構，其特征在于：

該寫入電路包含第一與門、第二與門、第三與門、第四與門及第一多任 務器、第二多任務器、第三多任務器、第四多任務器，該第一多任務器連接 至該第一內存的一地址總線，該第二多任務器連接至該第一內存的一數據總 線，該第一與門連接至該第一內存的一寫入信號接腳，該第二與門連接至該 第一內存的一使能信號接腳，該第三多任務器連接至該第二內存的地址總線， 該第四多任務器連接至該第二內存的數據總線，該第三與門連接至該第二內 存的一寫入信號接腳，該第四與門連接至該第二內存的一使能信號接腳。

3.如權利要求2所述的緩沖器結構，其特征在于：

該第一多任務器接收該源數據的奇數地址及該目標數據的偶數地址，用 以產生該第一內存的輸入地址信號，并輸出至該第一內存的該地址總線。

4.如權利要求2所述的緩沖器結構，其特征在于：

該第二多任務器接收該源數據的奇數地址數據及該目標數據的偶數地址 數據，用以產生該第一內存的輸入數據信號，并輸出至該第一內存的該數據 總線。

5.如權利要求2所述的緩沖器結構，其特征在于：

該第三多任務器接收該源數據的偶數地址及該目標數據的奇數地址，用 以產生該第二內存的輸入地址信號，并輸出至該第二內存的該地址總線。

6.如權利要求2所述的緩沖器結構，其特征在于：

該第四多任務器接收該源數據的偶數地址數據及該目標數據的奇數地址 數據，用以產生該第二內存的輸入數據信號，并輸出至該第二內存的該數據 總線。

7.如權利要求2所述的緩沖器結構，其特征在于：

該第一與門接收該源數據的奇數地址的一寫入信號及該目標數據的偶數 地址的一寫入信號，用以產生該第一內存的一寫入信號，并輸出至該第一內 存的該寫入信號接腳。

8.如權利要求2所述的緩沖器結構，其特征在于：

該第二與門接收該源數據的奇數地址的一使能信號及該目標數據的偶數 地址的一使能信號，用以產生該第一內存的一使能信號，并輸出至該第一內 存的該使能信號接腳。

9.如權利要求2所述的緩沖器結構，其特征在于：

該第三與門接收該源數據的偶數地址的一寫入信號及該目標數據的奇數 地址的一寫入信號，用以產生該第二內存的一寫入信號，并輸出至該第二內 存的該寫入信號接腳。

10.如權利要求2所述的緩沖器結構，其特征在于：

該第四與門接收該源數據的偶數地址的一使能信號及該目標數據的奇數 地址的一使能信號，用以產生該第二內存的一使能信號，并輸出至該第二內 存的該使能信號接腳。