[發(fā)明專利]動(dòng)態(tài)組件匹配方法及使用此方法的連續(xù)時(shí)間Σ-Δ調(diào)制器

有效

• 申請(qǐng)?zhí)枺?/td>: 200910169767.6
• 申請(qǐng)日: 2009-09-01
• 公開（公告）號(hào): CN101667834A
• 公開（公告）日: 2010-03-10
• 發(fā)明（設(shè)計(jì)）人: 黃勝瑞;林永裕
• 申請(qǐng)（專利權(quán)）人: 聯(lián)發(fā)科技股份有限公司
• 主分類號(hào): H03M3/00
• 分類號(hào): H03M3/00;H03M3/04
• 代理公司: 北京萬慧達(dá)知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 葛 強(qiáng);張一軍

技術(shù)領(lǐng)域

本發(fā)明有關(guān)于∑-Δ調(diào)制器(Sigma-Delta?Modulator)以及動(dòng)態(tài)組件匹配 (dynamic?element?matching，簡(jiǎn)稱DEM)方法，特別有關(guān)于使用具有低延遲的 DEM的連續(xù)時(shí)間∑-Δ調(diào)制器與DEM方法。

?背景技術(shù)

請(qǐng)參考圖1，圖1為使用DEM的傳統(tǒng)連續(xù)時(shí)間∑-Δ調(diào)制器100的示意圖。 如圖1所示，連續(xù)時(shí)間∑-Δ調(diào)制器100包含頻率響應(yīng)模塊102、量化器104、 DEM模塊1?06、數(shù)模轉(zhuǎn)換器(digital-to-analog?converter，簡(jiǎn)稱DAC)108、加法 器110以及數(shù)字低通濾波器(low-pass?filter，簡(jiǎn)稱LPF)112。在加法器110的第 一輸入端接收第一連續(xù)時(shí)間信號(hào)x(t)以作為來源信號(hào)，而在加法器110的第二 輸入端輸入第二連續(xù)時(shí)間信號(hào)y(t)用于補(bǔ)償?shù)谝贿B續(xù)時(shí)間信號(hào)x(t)中可能的錯(cuò) 誤。由頻率響應(yīng)模塊102所產(chǎn)生的連續(xù)時(shí)間信號(hào)q(t)根據(jù)輸入至量化器104的 時(shí)鐘信號(hào)ck由量化器104進(jìn)行采樣。DEM模塊106負(fù)責(zé)將量化器104的數(shù)字 輸出信號(hào)的不匹配移動(dòng)至高頻，這樣一來，在圖1所示的回路(loop)的下一期 間，不匹配將會(huì)隨著噪聲一起被低通濾波器112濾除掉。需要注意的是，DEM 模塊106的輸入信號(hào)以及輸出信號(hào)均為數(shù)字的，這樣一來，DAC?108負(fù)責(zé)將 DEM模塊106的數(shù)字輸出信號(hào)轉(zhuǎn)換至模擬反饋信號(hào)，即，第二連續(xù)時(shí)間信號(hào) y(t)。請(qǐng)注意，數(shù)字低通濾波器112有助于量化器104的輸出信號(hào)的噪聲整形 (noise?shaping)以及下采樣(down?sampling)。

請(qǐng)參考圖2，圖2為圖1所示的來自DAC?108的模擬反饋信號(hào)y(t)的過度 回路延遲的波形示意圖。在時(shí)鐘信號(hào)ck的單一期間里，必須為量化器104以 及DEM模塊106包留有限的時(shí)間槽，這樣一來，過度回路延遲則出現(xiàn)在模擬 反饋信號(hào)y(t)中。

請(qǐng)參考圖3，圖3為當(dāng)圖1所示的DAC?108用不歸零(non-return-to-zero， NRZ)DAC實(shí)施時(shí)的波形示意圖。請(qǐng)注意，DAC?108的輸出信號(hào)不為零，如圖 3所示，且必須應(yīng)用于時(shí)鐘信號(hào)ck的整個(gè)周期。所以，如果必須為DEM模塊 106保留時(shí)間槽，則會(huì)出現(xiàn)相同的過度回路延遲。除此之外，在時(shí)鐘信號(hào)ck的 相同周期里，DAC?108的輸出信號(hào)必須在量化器104的數(shù)字輸出信號(hào)產(chǎn)生時(shí) 以反饋的方式輸出至加法器110，這樣一來，為DEM模塊106保留的時(shí)間槽 則不可用了。否則，圖3所示的過度回路延遲會(huì)明顯增加回路階數(shù)(order)且會(huì) 導(dǎo)致連續(xù)時(shí)間∑-Δ調(diào)制器100的不穩(wěn)定性。這表明了一個(gè)事實(shí)就是用不歸零 DAC來實(shí)施DAC?108必須面臨連續(xù)時(shí)間∑-Δ調(diào)制器100的回路穩(wěn)定性與為 DEM模塊106保留的可用延遲之間的權(quán)衡。

請(qǐng)參考圖4，圖4為當(dāng)圖1所示的DAC?108用歸零(return-to-zero，RZ)DAC 實(shí)施時(shí)的波形示意圖。如圖4所示，與圖3相比，由于DAC?108的輸出信號(hào) 有時(shí)為零，則在時(shí)鐘信號(hào)ck的單一周期結(jié)束前，DAC?108的所需的持續(xù)時(shí)間 會(huì)被切割，這樣一來，可用的延遲則為DEM模塊106保留。由于傳統(tǒng)的∑-Δ 調(diào)制器使用過采樣(over-sampling)，相關(guān)的采樣頻率必須高，這樣一來，時(shí)鐘 信號(hào)ck的周期才會(huì)短，所以，DEM模塊106的可用延遲必須盡量短。

DEM模塊106用以平衡DAC?108的DAC單元的使用可能性。請(qǐng)參考圖 5，圖5為DEM模塊106怎樣在DAC108的DAC單元之間進(jìn)行平衡的示意 圖。請(qǐng)注意，碼包含code(1)，code(2)，...，以及code(6)，假設(shè)碼按順序輸入至 DAC?108。每一行多個(gè)填充的區(qū)域表示在時(shí)間t多個(gè)比特被填充，這樣一來， code(t)＝n表示n比特應(yīng)該被放入時(shí)間t的行。從圖5可以看出，每一列對(duì)應(yīng)于 特定的DAC單元，在碼被輸入至DAC?108時(shí)，每一DAC單元在碼期間僅僅 被用了2或3次，因?yàn)榇a中的比特以重排(shuffle)以及統(tǒng)一的方式被填充至 DAC單元。結(jié)果，DAC單元的長(zhǎng)期被使用的可能性將接近彼此相等。如果 DEM模塊106沒有應(yīng)用于DAC?108，DAC單元之間的不匹配將限制連續(xù)時(shí) 間∑-Δ調(diào)制器100的線性，且可表示為什么應(yīng)該應(yīng)用DEM模塊106用以與 DAC?108合作。