[發明專利]用于合并覆蓋數據的EDA覆蓋日志的方法和裝置

有效

• 申請號: 200910169200.9
• 申請日: 2009-09-15
• 公開（公告）號: CN101676920A
• 公開（公告）日: 2010-03-24
• 發明（設計）人: M·比斯特;S·梅羅特拉
• 申請（專利權）人: 新思科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市金杜律師事務所
• 代理人: 王茂華

技術領域

本申請總體上涉及電子設計自動化，并且更具體地，涉及用于 合并覆蓋數據的EDA覆蓋日志的方法和裝置。

背景技術

電子設計自動化EDA在半導體產業中應用于實際上所有器件 設計項目。在進行了產品構思之后，EDA工具用來定義具體實現。 在稱為“流片”的過程中，使用EDA工具定義的實現用來創建掩模 數據，該掩模數據用于產生掩模以便在生產成品芯片時進行光刻。 繼而創建掩模，并且將這些掩模與制造設備一起用來制造集成電路 晶片。對晶片進行分割、封裝和組裝，從而提供集成電路芯片以便 分發。

使用EDA工具的示例設計程序開始于使用架構定義工具的總 體系統設計，這些工具描述將使用集成電路實現的產品的功能。接 下來，應用邏輯設計工具，以便基于描述語言如Verilog或者VHDL 等來創建高級描述；并且在迭代過程中應用功能驗證工具，以保證 該高級描述實現設計目標。接下來，使用合成和測試設計工具將高 級描述轉移成網表，針對目標技術優化網表，以及設計和實現允許 按照網表來檢查成品芯片的測試。

典型設計流程可能接下來包括設計規劃階段，在該階段中，構 造和分析芯片的總體平面圖，以保證可以在高層級實現網表的時序 參數。接下來，可以嚴格地檢查網表是否遵循時序約束以及使用 VHDL或者Verilog在高層級定義的功能描述。在確定網表并且將網 表映射到用于最終設計的單元庫的迭代過程之后，使用物理實現工 具進行布置和布線。執行布置的工具將電路元件定位于布局上，而 進行布線的工具定義電路元件的互連。

在布置和布線之后，繼而通常使用抽象工具在晶體管層級分析 所定義的部件并且驗證這些部件，以保證實現電路功能并且滿足時 序約束。可以用迭代方式按照需要重新訪問布置和布線過程。接下 來，對設計進行物理驗證過程，諸如設計規則檢查DRC、布局規則 檢查LRC和布局比對示意LVS檢查，這些物理驗證過程分析可制造 性、電子性能、光刻參數以及電路正確性。

在通過設計和驗證過程(例如上文描述的過程)的迭代達成可 接受的設計之后，可以對得到的設計進行解析度增強技術，其提供 對布局的幾何操控以提高可制造性。最后，準備掩模數據并對其流 片，以用于生產最終產品。

發明內容

本發明的一個方面是一種合并覆蓋日志的電子設計自動化方 法。通過驗證硬件描述語言電路設計，來生成覆蓋日志。在生成覆 蓋日志時合并覆蓋日志，而不等待未決驗證(pending?verification) 的所有覆蓋日志。未決驗證的示例是未決動態仿真(例如，純隨機 仿真、定向隨機仿真和純定向仿真)和未決形式驗證。

在一些實施方式中，通過仿真硬件描述語言電路設計來生成至 少一個覆蓋日志。在一些實施方式中，合并覆蓋日志得到包括形式 驗證覆蓋數據的合并覆蓋日志。

各種實施方式具有響應于合并覆蓋日志的結果。一個這樣的結 果是更改硬件描述語言電路設計的未決仿真的條件。改變條件的示 例包括更改輸入參數，例如更改輸入條件(例如：改變輸入配置文 件和/或參數以在不同模式/配置中仿真芯片；改變測試平臺的控制參 數，這繼而將添加更多約束和/或放寬現有約束，由此導致生成不同 的輸入激勵)或者改變隨機種子條件。

另一這樣的結果是釋放至少部分大容量儲存。

另一這樣的結果是，不僅響應于合并覆蓋日志，而且還響應于 滿足預定條件，而生成覆蓋報告。

另一這樣的結果是確定：預期完成未決驗證將不足以改進硬件 描述語言電路設計的驗證覆蓋。一種用以確定未決驗證不足以改進 驗證覆蓋的方式是：確定將要通過該未決仿真來仿真的硬件描述語 言電路設計的屬性已經進行了仿真。在一個實施方式中，當確定未 決驗證不足以改進驗證覆蓋時，則停止未決驗證。

另一這樣的結果是較新的硬件描述語言電路設計的驗證覆蓋 的覆蓋度量。覆蓋度量包括來自合并覆蓋日志的覆蓋數據。示例覆 蓋度量考慮斷言覆蓋、功能覆蓋和代碼覆蓋(例如線覆蓋、條件覆 蓋、分支覆蓋、路徑覆蓋、觸發覆蓋、指派觸發覆蓋)。

在一些實施方式中，本發明從未就緒狀態變為合并覆蓋日志的 就緒狀態。響應于這一狀態改變，請求在狀態改變之前生成的覆蓋 日志數據。

一些實施方式創建多個運行實例。這些多個運行實例執行對硬 件描述語言電路設計的仿真的覆蓋日志的合并，或者一般地稱為驗 證。