[發明專利]CMOS微機電系統(MEMS)裝置的制造方法

有效

• 申請號: 200910168952.3
• 申請日: 2009-09-02
• 公開（公告）號: CN101927977A
• 公開（公告）日: 2010-12-29
• 發明（設計）人: 謝聰敏;李建興
• 申請（專利權）人: 鑫創科技股份有限公司
• 主分類號: B81C1/00
• 分類號: B81C1/00;B81B7/02
• 代理公司: 北京中原華和知識產權代理有限責任公司 11019
• 代理人: 壽寧;張華輝

技術領域

本發明涉及CMOS微機電系統(microelectromechanical?system，MEMS)裝置和制造方法。更具體來說，本發明特別是涉及一種在蝕刻工藝期間減少了損壞的CMOS微機電系統(MEMS)裝置。

背景技術

CMOS?MEMS裝置通常包含CMOS電路和MEMS裝置，其是通過半導體制造工藝制造于同一襯底上。對于具有感測隔膜(sensing?diaphragm)(例如麥克風隔膜或其它應用)的MEMS裝置，可包含長蝕刻工藝以用于蝕刻大多數材料，包含電介質和硅襯底。由于裝置處于長時間的蝕刻工藝下，因此可能損壞MEMS結構。

圖1是示意性地說明處于蝕刻襯底的階段的常規MEMS裝置的橫截面示意圖。本發明要注意的問題是，在結構介電層62已形成于襯底60上之后，需要蝕刻襯底60以形成腔和通風孔(venting?holes)64。然而，由于通風孔64的深度通常較大且需要長蝕刻時間，因此通常在氧化硅與硅襯底60之間的界面處發生底切(undercut)。區域66如下部圖所示擴大。在襯底60與氧化物68之間在通風孔64的邊緣處發生底切69。這引起MEMS裝置的缺陷。

此外，通常要花費長時間來蝕刻電介質以便暴露隔膜，本發明也已注意到另一問題。圖2是橫截面圖，其示意性地說明蝕刻MEMS裝置的電介質以暴露隔膜的過程。在圖2中，結構介電層72已形成于襯底70上。襯底70已被從背側蝕刻以具有如圖1所示的腔和通風孔74，其中底切仍存在但不包含于在圖2中蝕刻結構介電層72的電介質的后續問題中。為了暴露隔膜，從背側和前側執行各向同性蝕刻工藝(isotropic?etching?process)。蝕刻位于前側的電介質以暴露隔膜。然而，隔膜下方的介電材料沒有被快速蝕刻，因為蝕刻劑僅可通過通風孔74來蝕刻介電材料且這通常花費較長蝕刻時間。問題隨之而來。

當將襯底70浸入蝕刻劑溶液中時，背側上的介電層的蝕刻時間比前側上的介電層的蝕刻時間長得多。尤其，蝕刻速率對于隔膜與硅襯底之間的窄間隙中的介電層顯著減小。而且，當蝕刻劑已通過通風孔74和腔時，蝕刻速率也減慢。因此，當移除間隙中的介電層時，隔膜的暴露部分76可能由于向蝕刻劑溶液的長期暴露而損壞。可見，需要較長的時間來移除隔膜與襯底70之間的氧化物電介質。其導致金屬層首先暴露的暴露部分76上的隔膜容易被蝕刻劑侵蝕。另外，大多數暴露于蝕刻劑的金屬層(例如，TiN)是由具有垂直于隔膜表面的顆粒邊界(grain?boundary)的柱顆粒(pillar?grain)結構形成。蝕刻劑容易沿著顆粒邊界穿透金屬層進入隔膜的電介質且損壞隔膜。本發明考慮到的此常規問題和本發明提出的解決方案將稍后在圖21a-圖21c和圖22a、圖22b中論述。

由此可見，上述現有的CMOS微機電系統(MEMS)裝置的制造方法在產品結構、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發展完成，而一般產品及方法又沒有適切的結構及方法能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如何能創設一種新的CMOS微機電系統(MEMS)裝置的制造方法，實屬當前重要研發課題之一，亦成為當前業界極需改進的目標。

發明內容

本發明的目的在于，克服現有的CMOS微機電系統(MEMS)裝置的制造方法存在的缺陷，而提供一種新的CMOS微機電系統(MEMS)裝置的制造方法，所要解決的技術問題是使其可以減少的底切形成通風孔且還減少對隔膜的損壞，非常適于實用。

本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發明提出的用于制造MEMS裝置的方法包含提供襯底。隨后，在所述襯底上在第一側形成結構介電層，其中隔膜嵌入于所述結構介電層中。從第二側圖案化所述襯底以在所述襯底中形成對應于所述隔膜的腔和多個通風孔。經由通風孔從所述襯底的所述第一側和所述第二側執行各向同性蝕刻工藝，以移除所述結構介電層的介電部分以暴露所述隔膜的中央部分，同時端部由所述結構介電層的殘余部分固持。