[發明專利]一種高效BCH解碼糾錯電路

無效

• 申請號: 200910167673.5
• 申請日: 2009-09-18
• 公開（公告）號: CN101694781A
• 公開（公告）日: 2010-04-14
• 發明（設計）人: 陳朝杰;楊修
• 申請（專利權）人: 和芯微電子(四川)有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42
• 代理公司: 成都天嘉專利事務所(普通合伙) 51211
• 代理人: 徐豐

技術領域

本發明涉及糾錯電路，特別是一種高效BCH解碼糾錯電路。

背景技術

BCH碼是循環碼中的一個重要子類，能糾正多個隨機錯誤。BCH碼是目前研究最為透徹，代數理論最為嚴密的循環糾錯碼，廣泛應用于存儲以及通信等對信息正確性要求較高的系統中。

在存儲系統應用中，數據寫入閃存的同時，進行BCH編碼，產生一組校驗位，該校驗位的長度由BCH的碼長和糾錯能力決定。將設計定義的單位長度(如1024字節)數據寫入閃存以后，需要將對應的校驗位寫入閃存，從而得到了一組完整的BCH碼。從閃存中讀出數據時，需要將數據和校驗位同時讀出，通過BCH解碼器解碼輸出數據(讀取操作時，校驗位不需要輸出；回寫閃存操作時，需要將校驗位一并寫入閃存)。在BCH解碼過程中，BCH解碼器可以糾正在設計的BCH碼糾錯能力范圍以內的錯誤。

現有技術中，從閃存中讀取數據時，需要經過BCH解碼糾錯之后，才會送出或者回寫閃存中(copy-back)。由于BCH算法要求，從閃存中讀出的數據(單位長度信息數據+對應校驗位)需要暫存于存儲裝置中，如SRAM。通過計算伴隨式之后，方可判斷該數據(單位信息長度數據+對應校驗位)是否有錯誤發生。若有錯，還需要進一步尋找錯誤發生的位置。由于BCH是針對二進制數據的，所以BCH的錯誤值一定是1。找到錯誤位置之后，很容易將對應錯誤位置的錯誤數據修改為正確數據。

由于待糾錯數據會在計算伴隨式和糾正錯誤數據時使用，而計算伴隨式和糾錯數據不是發生在同一時刻，所以待糾錯數據必須要從閃存中讀出來并做相應的臨時存儲。存儲裝置每個的大小為：單位長度信息數據加校驗位數據的大小。例如：1024字節的信息位，對應24位隨機錯誤的糾錯能力就有42字節的校驗位。所以，一塊存儲裝置的大小為1066字節。

但是，在BCH解碼過程中，若是回寫閃存操作(copy-back)，則需要連續從閃存中讀出一頁的數據，通過BCH解碼糾錯之后，再將整頁數據重新寫回閃存。通常不同型號的閃存對應不同的頁面存儲大小。假設以最大頁面存儲大小為16K字節的閃存為考慮對象，由于回寫操作必須要等一頁數據完全從閃存讀出以后經過糾錯才可以回寫到閃存中，所以需要外部提供16個單位存儲器(如上述中的1066字節的SRAM)來存儲單位信息數據和對應的校驗位數據，此時信息數據和校驗位數據均會回寫往閃存中。

針對閃存回寫操作，現有技術存在以下問題：

1.在糾錯的時候，現有處理方法是：搜索錯誤位置時，將錯誤位置和錯誤值(BCH中，錯誤值恒為1)計算出來，并把錯誤位置和錯誤樣本值一一保存起來；完成搜索后，將數據存儲裝置中對應錯誤位置的數據根據錯誤值一一修改；錯誤越多，修改錯誤需要消耗的時間越多；設計糾錯能力越強，每一個保存錯誤位置和錯誤樣本的存儲電路(下文簡稱錯誤樣本存儲電路)就越大。頁面存儲量越大，錯誤樣本存儲電路的個數越多。以最大頁面存儲大小為16K的閃存為例，BCH解碼器中需要16個錯誤位置存儲電路，其中，每一個錯誤位置存儲電路的大小由BCH的糾錯能力和碼長決定。以1K字節的信息數據，糾錯能力為24比特為例，BCH解碼器所需錯誤位置存儲電路的大小如圖1-3所示。解碼完整頁中(以頁面存儲大小為16K為例)所有信息數據和校驗位數據之后，直接存儲器訪問設備(DMA)將存儲裝置中的已解碼的整頁數據(16K)信息數據重新寫回閃存。

2.現有技術基于先搜索再糾錯的思想，如圖7所示，計算完單位信息數據中(1K)所有錯誤位置后，將從存有該筆信息數據和校驗位的存儲器中對應錯誤位置讀出待糾錯數據，改正之后再寫回存儲器中，例如糾錯能力為24，需要用48個周期修改錯誤。這樣不僅需要額外的寄存器對錯誤位置進行存儲，還需要頻繁的對存儲器進行讀寫，增加了系統資源和功耗。

發明內容

本發明為了解決上述技術問題，提供了一種高效BCH解碼糾錯電路，該電路功耗小，速度快，資源少。

本發明的技術方案如下：

一種高效BCH解碼糾錯電路，其特征在于：包括依次連接的搜索電路、錯誤樣本存儲電路、錯誤檢測電路、糾錯電路；其中，搜索電路搜索檢測外部信息數據存儲器中的錯誤，錯誤樣本存儲電路用于存儲搜索到的外部信息數據存儲器中地址M的N×p位數據和地址M+1的N×p位數據的錯誤樣本；當搜索電路搜索檢測外部信息數據存儲器中地址M+1的N×p位數據時，錯誤檢測電路用于檢測外部信息數據存儲器中已搜索過地址M的N×p位數據是否有錯，糾錯電路用于實時糾正外部信息數據存儲器中地址M的N×p位數據的錯誤；其中，M≥0。

本發明的具體流程如下：