[發(fā)明專利]半導(dǎo)體裝置及其制造方法

有效

• 申請?zhí)枺?/td>: 200910167454.7
• 申請日: 2009-08-25
• 公開（公告）號: CN101661958A
• 公開（公告）日: 2010-03-03
• 發(fā)明（設(shè)計）人: 陳建豪;連浩明;李思毅;李啟弘;陳建良;費中豪;楊文志;黃仁安;張啟新;林俊銘;莊學(xué)理;葉俊林;林綱正;黃國泰
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 隆天國際知識產(chǎn)權(quán)代理有限公司
• 代理人: 姜 燕;陳 晨

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體裝置，且特別涉及一種具有梯度組成的密封層的半導(dǎo) 體裝置。

背景技術(shù)

半導(dǎo)體集成電路(IC)產(chǎn)業(yè)已經(jīng)歷過快速的成長。IC材料和設(shè)計的技術(shù)進 步使得IC的生產(chǎn)世代不停地推新，每個世代都較前個世代有更小及更復(fù)雜 的電路。然而，這些進步也增加了制造IC工藝的復(fù)雜性，因此IC工藝也需 要有同樣的進展才能實現(xiàn)更先進的集成電路IC工藝。

在IC革新的過程中，功能密度(也即每個芯片區(qū)域上互連裝置的數(shù)量) 已普遍地增加，然而幾何尺寸(也即在工藝中所能創(chuàng)造的最小元件或線)也越 來越小。這些縮小尺寸的工藝通常能增加產(chǎn)品效能和提供較低的相關(guān)成本。 但某些尺寸的下降也產(chǎn)生相對較高的功率消耗(power?dissipation)值，其可用 低功率消耗的元件例如互補型金屬氧化物半導(dǎo)體(CMOS)元件來適應(yīng)。CMOS 元件通常是由柵極氧化物及多晶硅柵極電極形成。當元件尺寸繼續(xù)縮小時， 其所需要的是使用金屬材料來作為柵極電極及使用高介電常數(shù)介電質(zhì)作為 柵極介電層來增進裝置效能。然而，當在CMOS制造流程中整合高介電常數(shù) /金屬柵極元件時卻產(chǎn)生了問題。例如，在圖案化或蝕刻柵極時，有可能會傷 害到高介電常數(shù)層及金屬層的邊緣。并且，在隨后的熱工藝中，高介電常數(shù) 及金屬材料可能會遭到污染而使例如載流子遷移率、臨界電壓及可靠度等效 能降低，。

因此，業(yè)界需要的是新穎且改良的方法及裝置來適應(yīng)上述的問題。

發(fā)明內(nèi)容

為了解決現(xiàn)有技術(shù)存在的上述問題，在一實施例中，本發(fā)明提供一種半 導(dǎo)體裝置，包含：一半導(dǎo)體基材；以及一形成在該基材上的晶體管，該晶體 管包含：一具有高介電常數(shù)介電質(zhì)及金屬柵極的柵極堆疊；一形成在該柵極 堆疊的側(cè)壁上的密封層，該密封層具有一內(nèi)部邊緣及外部邊緣，該內(nèi)部邊緣 與該柵極堆疊的側(cè)壁相接(interfacing)；一形成在該密封層的外部邊緣的間 隔物；及一設(shè)置在該柵極堆疊兩側(cè)的源/漏極區(qū)，該源/漏極區(qū)包含一沿著該 密封層的外部邊緣對齊的輕摻雜源/漏極(LDD)區(qū)。

在另一實施例中，本發(fā)明提供一種半導(dǎo)體裝置，包含：一半導(dǎo)體基材； 以及一形成在該基材中的晶體管；該晶體管包含：一具有一界面層、高介電 常數(shù)介電層及金屬層的的柵極堆疊；一形成在該柵極堆疊的兩側(cè)的密封層， 該密封層具有一內(nèi)部邊緣及一外部邊緣，該內(nèi)部邊緣與該柵極堆疊的側(cè)壁相 接；一形成在該密封層的外部邊緣上的間隔物：及數(shù)個配置在該柵極堆疊的 兩側(cè)的源/漏極區(qū)；每個源/漏極區(qū)包含一沿著該密封層的內(nèi)部邊緣的輕摻雜 區(qū)域及一沿著該間隔物的外部邊緣對齊的重摻雜區(qū)域；其中該密封層具有一 鄰近于該內(nèi)部邊緣的第一組成及具有一鄰近于該外部邊緣的第二組成，該第 一組成與該第二組成不相同。

在另一其他實施例中，本發(fā)明提供一種半導(dǎo)體裝置的制造方法，包含： 提供一半導(dǎo)體基材，具有一高介電常數(shù)介電層及一金屬層形成于其上；圖案 化該高介電常數(shù)層及該金屬層以形成一具有側(cè)壁的柵極結(jié)構(gòu)；在該柵極結(jié)構(gòu) 上進行一第一處理工藝；在該柵極結(jié)構(gòu)及該基材上形成一密封層；在該密封 層上進行一第二處理工藝；以及移除該密封層的一第一部分以使該密封層的 一第二部分殘留于該柵極結(jié)構(gòu)的側(cè)壁上。

本發(fā)明提供簡單且具有經(jīng)濟效益的密封結(jié)構(gòu)及方法，以維持金屬柵極高 介電常數(shù)介電質(zhì)的完整性，并因此改善了裝置效能及可靠度。

為上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施 例，并配合附圖，作詳細說明如下。

附圖說明

圖1為一實施例中的具有高介電常數(shù)金屬柵極結(jié)構(gòu)的半導(dǎo)體裝置的制造 流程圖。

圖2a～圖2e為半導(dǎo)體裝置于各種制造階段的一系列剖面圖。

圖3為具有一單一膜層的密封層的半導(dǎo)體裝置剖面圖。

圖4為具有一雙重膜層的密封層的半導(dǎo)體裝置剖面圖。

圖5a及圖5b為制造具有梯度組成的密封層的半導(dǎo)體裝置剖面圖。

圖6a及圖6b為制造另一種具有梯度組成的密封層的半導(dǎo)體裝置剖面 圖。

圖7a及圖7b為制造另一種具有梯度組成的密封層的半導(dǎo)體裝的剖面 圖。

圖8為實施于圖5a～圖7b中的氮化硅密封層的梯度組成。

圖9為實施于圖5a～圖7b中的氮氧化硅密封層的梯度組成。