[發明專利]可增加通道應力的集成電路

有效

• 申請號: 200910163589.6
• 申請日: 2009-08-28
• 公開（公告）號: CN101661939A
• 公開（公告）日: 2010-03-03
• 發明（設計）人: 卡羅斯·H·迪雅茲;許義明;王志慶;莊學理;鄭光茗;鐘昇鎮;蔡豪益;陳憲偉;鄭心圃
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L29/78;H01L29/423;H01L21/8238
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 姜 燕;陳 晨

技術領域

本發明涉及一種集成電路，特別涉及一種可增加通道應力的集成電路。

背景技術

當例如金屬氧化物半導體場效應晶體管(MOSFET)的半導體元件以不同 工藝技術進行微縮時，是選擇高介電質材料與金屬作為柵極堆疊層。此外， 經拉伸的外延硅鍺基板可提升載流子遷移率。然而，并無與電路設計最適化 相關的拉伸工藝，特別對外延硅鍺基板來說。因此，在外延硅鍺基板的有源 區邊緣會產生失配(mismatch)的問題，致元件性能下降。此外，在電流元件 結構中，有源區邊緣為一多面形輪廓，導致減少通道應力，使元件性能下降。

發明內容

為解決上述問題，本發明的一實施例，提供一種可增加通道應力的集成 電路，包括：一有源區，形成于一半導體基板；至少一操作元件，形成于該 有源區，其中該操作元件包括一拉伸通道；以及一第一偽柵極，設置于該有 源區，位于該操作元件之一側。

本發明集成電路還包括一偽有源區，形成于該半導體基板，鄰近該有源 區，一淺溝槽隔離物，形成于該半導體基板，設置于該有源區與該偽有源區 之間，以及一第二偽柵極，設置于該偽有源區。本發明集成電路還包括一第 三偽柵極，設置于該淺溝槽隔離物上，位于該操作元件的另一側。該第一偽 柵極部分位于該有源區。

在本發明公開的集成電路中，該第一偽柵極部分位于該有源區。在一實 施例中，該第一偽柵極部分位于該有源區。本發明集成電路還包括一第三偽 柵極，設置于該有源區，位于該操作元件的另一側。該操作元件包括一外延 鍺化硅源/漏極，在此實施例中，該操作元件為一p-型金屬氧化物半導體場效 應晶體管。在一實施例中，該操作元件包括一n-型金屬氧化物半導體場效應 晶體管與一p-型金屬氧化物半導體場效應晶體管，該n-型金屬氧化物半導體 場效應晶體管具有一硅源/漏極，該p-型金屬氧化物半導體場效應晶體管具有 一外延鍺化硅源/漏極。在一實施例中，該操作元件包括一n-型金屬氧化物半 導體場效應晶體管與一p-型金屬氧化物半導體場效應晶體管，該n-型金屬氧 化物半導體場效應晶體管具有一外延碳化硅源/漏極，該p-型金屬氧化物半導 體場效應晶體管具有一外延鍺化硅源/漏極。在一實施例中，該操作元件包括 一n-型金屬氧化物半導體場效應晶體管與一p-型金屬氧化物半導體場效應 晶體管，該n-型金屬氧化物半導體場效應晶體管具有一外延碳化硅源/漏極， 該p-型金屬氧化物半導體場效應晶體管具有一硅源/漏極。該操作元件還包括 一金屬柵極堆疊層，該金屬柵極堆疊層包括一高介電質材料層與一金屬層， 該金屬層設置于該高介電質材料層上。該偽柵極包括一第二金屬柵極堆疊 層，該第二金屬柵極堆疊層包括一高介電質材料層與一金屬層，該金屬層設 置于該高介電質材料層上。在一實施例中，本發明集成電路還包括一封圈區， 形成于該半導體基板，以及一第二偽柵極，設置于該封圈區。

本發明的一實施例，提供一種可增加通道應力的集成電路，包括：一硅 基板，具有一有源區與一偽有源區；一淺溝槽隔離物，設置于該有源區與該 偽有源區之間；多個n-型金屬氧化物半導體晶體管與多個p-型金屬氧化物半 導體晶體管，形成于該有源區，其中所述多個n-型金屬氧化物半導體晶體管 包括一第一型源/漏極，所述多個p-型金屬氧化物半導體晶體管包括一第二型 源/漏極，其中該第一型源/漏極是由一第一半導體材料所構成，該第二型源/ 漏極是由一第二半導體材料所構成，該第一半導體材料不同于該第二半導體 材料；一第一偽柵極與一第二偽柵極，設置于該淺溝槽隔離物上，包圍所述 多個n-型金屬氧化物半導體晶體管與所述多個p-型金屬氧化物半導體晶體 管；以及一第三偽柵極，設置于該偽有源區。

在本發明公開的集成電路中，該第一偽柵極與該第二偽柵極其中之一鄰 接該有源區邊緣。在一實施例中，該第一偽柵極與該第二偽柵極其中之一部 分位于該有源區。該第一型源/漏極包括硅，該第二型源/漏極包括鍺化硅。 在一實施例中，該第一型源/漏極包括碳化硅，該第二型源/漏極包括鍺化硅。 在一實施例中，該第一型源/漏極包括碳化硅，該第二型源/漏極包括硅。在 一實施例中，該第二型源/漏極通過一外延工藝而形成。