[發(fā)明專利]半導(dǎo)體元件及其制作方法

有效

• 申請?zhí)枺?/td>: 200910163583.9
• 申請日: 2009-08-28
• 公開（公告）號: CN101661903A
• 公開（公告）日: 2010-03-03
• 發(fā)明（設(shè)計）人: 李啟弘;陳柏年;費中豪;陳建良;楊文志;莊學(xué)理
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/28;H01L27/06;H01L29/423
• 代理公司: 隆天國際知識產(chǎn)權(quán)代理有限公司
• 代理人: 姜 燕;陳 晨

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體元件，尤其涉及一種雙柵極半導(dǎo)體元件。

背景技術(shù)

IC發(fā)展的過程中，當(dāng)IC幾何尺寸(例如工藝所能得到的最小元件(或線)) 逐漸縮小的同時，功能元件的密度(例如每單位芯片面積中的內(nèi)連線元件)隨 之逐漸增加。尺寸縮小工藝的好處在于增加生產(chǎn)效率(production?efficiency) 與降低相關(guān)工藝成本。然而，尺寸的縮小也產(chǎn)生相對較高的耗電量(power dissipation)，此問題可通過使用低耗電元件而解決，例如互補金屬氧化半導(dǎo) 體(CMOS)。CMOS元件一般包括柵極氧化層與多晶硅柵極電極。當(dāng)元件尺 寸逐漸縮小時，為了增進元件的效能，需要將柵極氧化層與多晶硅柵極金屬 分別置換成高介電常數(shù)(high-k)柵極介電層與金屬柵極電極。然而，當(dāng)整合高 介電常數(shù)柵極介電層/金屬柵極電極于CMOS工藝時會產(chǎn)生一些問題，例如 材料之間不相容、復(fù)雜的工藝、以及熱預(yù)算(thermal?budget)等問題。

舉例而言，多晶硅電阻已廣泛地應(yīng)用于傳統(tǒng)的集成電路設(shè)計上，包括RC 震蕩器(RC?oscillator)、限制電流的電阻(current?limitation?resistance)、ESD保 護(ESD?protect)、RF后驅(qū)動元件(RF?post?divers)、芯片內(nèi)部中斷電阻(on-chip termination)、阻抗匹配(impedance?matching)等。此外，多晶硅電子保險絲 (polysilicon?electronic?fuses，eFuses)也廣泛地應(yīng)用于傳統(tǒng)存儲器整合電路設(shè)計 中。然而，將高介電常數(shù)金屬柵極技術(shù)整合于上述元件中仍然是一大挑戰(zhàn)。 于某些情況，多晶硅電阻器與多晶硅電子保險絲(eFuses)的電阻可能會低于所 需的電阻，因此使得這些元件失去應(yīng)有的功能。

據(jù)此，業(yè)界亟需提出一種半導(dǎo)體元件與其制作方法，其能解決上述問題。

發(fā)明內(nèi)容

為了解決上述問題，本發(fā)明提供一種半導(dǎo)體元件的制作方法，包括以下 步驟：提供一半導(dǎo)體基材，其具有一第一區(qū)域與一第二區(qū)域；形成一高介電 常數(shù)層位于該半導(dǎo)體基材之上；形成一蓋層(capping?layer)位于該高介電常數(shù) 層之上；形成一金屬層位于該蓋層之上；移除位于該第二區(qū)域的金屬層與蓋 層；形成一多晶硅層位于該第一區(qū)域的金屬層之上，且位于該第二區(qū)域的高 介電常數(shù)層之上；以及于該第一區(qū)域中形成一含有該金屬層的有源元件，且 于該第二區(qū)域中形成不含有該金屬層的無源元件。

本發(fā)明還提供一種半導(dǎo)體元件，包括：一半導(dǎo)體基材具有一第一區(qū)域與 一第二區(qū)域；一晶體管形成于該第一區(qū)域中，該晶體管具有一柵極堆疊層， 其包括：一高介電常數(shù)層位于該基材之上，一蓋層位于該高介電常數(shù)層之上， 與一金屬層位于該蓋層之上；以及一無源元件形成于該第二區(qū)域中，該無源 元件包括：該高介電常數(shù)層與一多晶硅層位于該高介電常數(shù)層之上，其中該 無源元件不包括金屬柵極。

本發(fā)明還提供一種半導(dǎo)體元件的制作方法，包括以下步驟：提供一半導(dǎo) 體基材，其具有一第一區(qū)域與一第二區(qū)域；形成一高介電常數(shù)層位于該半導(dǎo) 體基材之上；形成一蓋層(capping?layer)位于該高介電常數(shù)層之上；形成一金 屬層位于該蓋層之上；移除位于該第二區(qū)域的金屬層；形成一多晶硅層位于 該第一區(qū)域的金屬層之上，且位于該第二區(qū)域的蓋層之上；以及于該第一區(qū) 域中形成一含有該金屬層的有源元件，且于該第二區(qū)域中形成不含有該金屬 層的無源元件。

本發(fā)明提供的半導(dǎo)體元件及其制作方法，能夠解決在整合高介電常數(shù)柵 極介電層/金屬柵極電極于CMOS工藝時產(chǎn)生的材料之間不相容、復(fù)雜的工 藝、以及熱預(yù)算等問題。

為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉 出較佳實施例，并結(jié)合所附附圖，作詳細說明如下：

附圖說明

圖1為一流程圖，用以說明本發(fā)明制作具有雙柵極結(jié)構(gòu)的半導(dǎo)體元件的 方法。

圖2A至圖2C為一系列剖面圖，用以說明依照本發(fā)明圖1所示方法的各 個工藝階段。

圖3為一流程圖，用以說明本發(fā)明制作具有雙柵極結(jié)構(gòu)的半導(dǎo)體元件的 另一種方法。

圖4A至圖4C為一系列剖面圖，用以說明依照本發(fā)明圖3所示方法的各 個工藝階段。

圖5為一俯視圖，用以說明本發(fā)明應(yīng)用于圖2與圖4中半導(dǎo)體元件中的 eFuse元件。