[發明專利]半導體裝置及其制造方法

有效

• 申請號: 200910163582.4
• 申請日: 2009-08-28
• 公開（公告）號: CN101661902A
• 公開（公告）日: 2010-03-03
• 發明（設計）人: 徐振斌;鄭鈞隆;鄭光茗;莊學理
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/82
• 分類號: H01L21/82;H01L21/28;H01L27/06;H01L29/423
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 姜 燕;陳 晨

技術領域

本發明涉及一種半導體裝置及其制造方法，尤其涉及在取代柵極工藝中用以保護一電阻結構的一種半導體裝置及其制造方法。?

背景技術

集成電路(IC)工業已歷經快速的成長。集成電路(IC)材料和設計的技術發展已使每一個集成電路世代的電路較前一個世代小且更復雜。然而，這些發展會增加集成電路工藝和制造方法的復雜度，且為了實現這些技術發展，需要發展較簡單的集成電路工藝和制造方法。?

在集成電路發展的過程中，當幾何尺寸(意即可利用一工藝制造的最小元件(或線寬))縮小時，通常會增加功能密度(functional?density)(意即每個晶片面積的相互連接元件的數量)。這種尺寸微縮的工藝通常具有增加工藝效率和降低成本的優點。這種尺寸微縮的工藝會使例如互補式金屬氧化物半導體晶體管(以下簡稱CMOS)的低消耗功率元件消耗較高的功率。典型地，CMOS元件具有柵極氧化層和多晶硅柵極。在特征尺寸持續微縮的同時，為了改善元件性能，會想要以高介電常數(high-k)柵極介電層和金屬柵極取代柵極氧化層和多晶硅柵極。然而，當要將高介電常數(high-k)柵極介電層/金屬柵極與CMOS工藝整合時，會因為例如材料不相容、工藝復雜或熱預算(thermalbudget)等不同因素而產生許多問題。?

舉例來說，多晶硅電阻已廣泛地應用于包括電阻-電容振蕩器(RCoscillator)、限流電阻(current?limitation?resistance)、靜電放電防護(ESDprotect)、射頻后端驅動器(RF?post?driver)、晶片內建終端元件(on-chiptermination)、電感匹配(impedance?matching)等公知的集成電路設計中。多晶硅電子保險絲(eFuses)也已廣泛地應用于公知的存儲器集成電路設計中。然而，要如何整合高介電常數(high-k)柵極介電層/金屬柵極工藝與上述元件是一種挑戰。在一些情形中，經過上述工藝形成的多晶硅電阻和多晶硅電子保?險絲的電阻率會低于理想的電阻率(意即例如柵極填充工藝和化學機械研磨工藝取代柵極工藝產生的不良影響)，因而這些元件可能無法具有預期的功能。?

因此，在此技術領域中，有需要一種半導體裝置及其制造方法，以克服公知技術的缺點。?

發明內容

有鑒于此，本發明的一實施例提供半導體裝置及其制造方法，其于一取代柵極工藝中用以保護一電阻結構。本發明一實施例的半導體裝置的制造方法包括提供一半導體基板；于上述半導體基板上方形成至少一個柵極結構，其包括一虛設柵極；于上述半導體基板上方形成至少一個電阻結構，其包括一柵極；暴露至少一個上述電阻結構的上述柵極的一部分；于上述半導體基板上方及包括上述柵極的暴露部分的上方形成一蝕刻停止層；從至少一個上述柵極結構移除上述虛設柵極，以形成一開口；于至少一個上述柵極結構的上述開口中形成一金屬柵極。?

本發明的另一實施例提供一種半導體裝置的制造方法，包括提供一半導體基板，其具有一第一區域和一第二區域；于上述半導體基板上方的上述第一區域中形成至少一個柵極結構，其中上述柵極結構包括一高介電常數柵極介電層、一虛設多晶硅柵極和一硬掩模層；于上述半導體基板上方的上述第二區域中形成至少一個電阻結構，其中上述電阻結構包括一高介電常數柵極介電層、一多晶硅柵極和一硬掩模層。上述半導體裝置的制造方法還包括從至少一個上述電阻結構移除上述硬掩模層，以形成一開口，且暴露上述多晶硅柵極的一部分；于上述半導體基板上方及包括于上述開口的內部和上述多晶硅柵極的暴露部分的上方形成一蝕刻停止層；從至少一個上述柵極結構移除上述多晶硅虛設柵極和上述硬掩模層，以形成一開口；于上述開口中形成一金屬柵極。?

本發明的又一實施例提供一種半導體裝置，其于一取代柵極工藝中用以保護一電阻結構，上述半導體裝置包括一半導體基板，其具有一第一區域和一第二區域；一柵極結構，設置于上述半導體基板上方的上述第一區域中，其中上述柵極結構包括一金屬柵極；一電阻結構，設置于上述半導體基板上?方的上述第二區域中，其中上述電阻結構包括一多晶硅柵極和設置于上述多晶硅柵極上方的一蝕刻停止層。?

本發明于取代柵極工藝中提供一電阻結構的保護方式，以防止上述電阻結構的電阻率受到不良的影響。?

附圖說明

圖1為本發明實施例的半導體裝置的制造方法的工藝流程圖。?

圖2A至圖2G為依據圖1的本發明不同實施例的半導體裝置的制造方法的工藝剖面圖。?