[發明專利]半導體結構及其制造方法

有效

• 申請號: 200910151729.8
• 申請日: 2009-07-13
• 公開（公告）號: CN101882610A
• 公開（公告）日: 2010-11-10
• 發明（設計）人: 羅翊仁;邱鈺珊;蘇國輝;林江宏
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L29/78;H01L29/423;H01L21/768;H01L21/283
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陶鳳波

技術領域

本發明涉及半導體技術，特別涉及一種半導體結構，例如一種垂直溝道晶體管的金屬柵極或字線結構，以及相關于這種半導體結構的工藝方法。

背景技術

隨著電路集成度的增加，半導體工藝中針對膜厚的均一性及工藝控制也顯得日益重要。目前業界已發展出許多工藝技術，其能夠在半導體基材上以較經濟的方式沉積出材料薄膜，并且能夠有效的控制薄膜的特性。

例如，選擇性化學氣相沉積工藝等選擇性沉積方法即為周知技藝，其可以被用來在集成電路工藝中選擇性地在特定半導體結構的表面上沉積材料薄膜，由此可以避免傳統的光刻、蝕刻及光致抗蝕劑剝除等較為繁雜的步驟。選擇性化學氣相沉積工藝的優點在于可應用在各種的半導體結構上，加上有自動對準的特性，故能夠配合更嚴格的設計規范。

然而，目前的選擇性沉積方法仍有缺點。舉例來說，選擇性沉積方法常被用來在接觸洞中生長鎢金屬層，而在進行鎢金屬的生長或沉積步驟之前，必須先對接觸洞進行一連串的清洗步驟，以確保硅表面的潔凈度。若有反應離子蝕刻(Reactive?Ion?Etching，RIE)所造成的RIE傷害層存在于接觸洞的底部，就無法在接觸洞中生長鎢金屬層，因為RIE傷害層會在選擇性沉積過程中扮演類似絕緣層的角色。因此，RIE傷害層必須在金屬膜生長前被完全清除。

此外，目前的選擇性沉積方法似乎仍然無法在非硅基的金屬底層上形成厚度超薄(小于15納米)、具高度膜厚均一性，同時又能夠在結構上連續的選擇性沉積薄膜，例如，鎢金屬薄膜。再者，要能夠在介電層與金屬底層之間維持足夠高的選擇性，而又要同時沉積出均厚且超薄的金屬薄膜，以目前工藝水準而言仍是屬于十分困難的技術。

由此可知，目前業界仍需要一種改良的半導體結構及制造方法，以配合在某些應用中需要均厚且超薄的薄膜，且這樣的薄膜可以被選擇性地沉積在非硅基的金屬底層，同時在介電層與該金屬底層之間具有非常高的選擇性。此外，前述形成均厚且超薄的薄膜的方法還需有經濟、快速等特性，并具有高產出能力。

發明內容

本發明的主要目的在提供一種改良的半導體結構，例如一種垂直溝道晶體管的金屬柵極或字線結構，以及相關于這種半導體結構的工藝方法，以解決先前技藝的問題與缺點。

本發明提供半導體結構，包括基材；介電層，設于該基材上；導電圖案，設于該介電層上，且該導電圖案包括上表面及側壁；以及金屬薄膜，僅選擇性地沉積在該導電圖案的上表面及側壁上，而不沉積在該介電層上。

根據本發明另一優選實施例，提供一種制作半導體結構的方法，包含有：提供基材；于該基材上形成介電層；于該介電層的主表面上形成導電圖案，該導電圖案具有上表面以及側壁；以及進行選擇性原子層沉積工藝，選擇性地在該導電圖案的該上表面及該側壁上沉積均厚金屬層，但使該介電層的該主表面實質上無該金屬薄膜形成。

附圖說明

圖1為依據本發明一優選實施例所繪示的集成電路中的半導體結構剖面示意圖。

圖2為依據本發明優選實施例所繪示的制作圖1中的半導體結構的方法流程圖。

附圖標記說明

1半導體結構?????????????10半導體基材

12介電層????????????????12a主表面

14導電圖案??????????????14a上表面

14b側壁?????????????????16金屬薄膜

20方法??????????????????21提供基材

22形成介電層????????????23形成金屬圖案

24導入硅甲烷(或氫氣)????25抽真空

26導入鎢前驅物??????????27惰性氣體吹除

28重復步驟24-27

具體實施方式

圖1為依據本發明一優選實施例所繪示的集成電路中的半導體結構剖面示意圖。如圖1所示，半導體結構1包含半導體基材10，例如，硅基材；介電層12，設于該半導體基材10上；導電圖案14，形成在介電層12的主表面12a上；以及超薄的金屬薄膜16，選擇性地沉積在導電圖案14的上表面14a及側壁14b上。其中，金屬薄膜16實質上不會直接長在介電層12的主表面12a上。