[發明專利]把金屬和超低K值電介質集成

有效

• 申請號: 200910149102.9
• 申請日: 2001-09-18
• 公開（公告）號: CN101577247A
• 公開（公告）日: 2009-11-11
• 發明（設計）人: 王暉
• 申請（專利權）人: ACM研究公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/321;H01L23/532
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 秦 晨

本分案申請是基于申請號為018158625，申請日為2001年9月 18日，發明名稱為“把金屬和超低K值電介質集成”的中國專利申請的 分案申請。

對相關申請的交叉參數

本申請要求對一個更早申請的臨時申請U.S.Ser.No.60/233,587 的優先權，題目為“把銅和超低K值電介質集成的方法”，2000年9 月18日申請，其全部內容在此引入以供參數。

技術領域

本發明一般地涉及半導體晶片的各層內的互連，更明確地說，本 發明涉及在低K值電介質材料和超低K值電介質材料中的互連。

背景技術

一般講，半導體器件是在稱為晶片或切片的半導體材料的園片上 制造的。更具體地講，晶片先從一硅棒上切刻下來，該硅片接著經過 多次掩模，腐蝕，和淀積過程以形成半導體器件的電子學電路。

在過去的幾十年中，半導體工業已經按照莫耳定律，增強了半導 體的能力，該定律預言每18個月半導體器件的能力將增加一倍。半導 體器件能力的增強部分是用減小特征尺度(也即，在器件上存在的最 小尺寸)來獲得的。事實上，半導體器件的特征尺度已經快速地從0.35 微米發展成0.25微米，而現在到達0.18微米。無疑地，這種朝著更小 的半導體器件的趨向大概會遠遠越過亞0.18微米階段繼續下去。

然而，對揮發展更強有力的半導體器件的一個潛在的限制因素是 在互連(連接單個半導體器件的各元件和/或把任意數目的半導體器件 連在一起的導體線)處隨之增加的信號延遲。當半導體器件特征尺度 減小時，在器件上互連的密度增加。然而互連的更加靠近，增加了互 連的線間電容，它導致在互連上的更大的信號延遲。一般講，已經發 現互連延遲隨著特征尺度減小的平方增加。與此相反，已經發現門延 遲隨著特征尺度的減小而線性地減小。這樣，隨著特征尺度的減小， 總的延遲一般有一個凈增加。

為補償這種互連延遲增加的常規方法是加上更多層金屬。然而這 種方法有隨著形成附加金屬層增加生產成本的缺點。另外，這些附加 金屬層產生附加的熱，而這對芯片的性能和可靠性都能是不利的。

另外一種補償互連延遲增加的方法是用具有低介電常數的介電材 料(低-K電介質)。然而，因為低-K介電材料具有多孔微結構，它們 也有比其他介電材料更低的力學完整性和導熱性。因而，低-K介電材 料通常不能承受在一常規鑲嵌處理中，加在其上的應力和壓力。

在一個常規的鑲嵌過程中，金屬在溝渠狀溝及/或通孔(via)內 形成圖案，通常再用化學機械拋光(CMP)把淀積的金屬拋光去除。 一般講，取決于互連結構設計，可以拋光去除從半微米到1.5毫米的 金屬。

然而當金屬在一種低-K電介質材料內形成圖案，然后用CMP方 法把它進行拋光去除時，由于CMP的應力和壓力，低-K電介質材料 能夠破裂或在溝和/或通孔內從金屬拉開。因而曾在低-K電介質材料 內形成堅固或剛性的結構以有助于在CMP時承受作用于其上的應力 和壓力。然而在低-K電介質材料內建立這樣的結構將是昂貴的并且會 在器件內部增加互連延遲，而這又正是用低-K電介質材料所企圖要減 小的。

發明內容

本發明涉及形成半導體晶片的一層。按照本發明的一個方面，在 半導體晶片上淀積上一層電介質層。該電介質層包括具有低介電常數 的材料。在電介質層內形成凹區和非凹區。在電介質層上淀積一層金 屬層以填充凹區并覆蓋非凹區。接著對金屬層電拋光以除去覆蓋在非 凹區上的金屬層同時保留在凹區內的金屬層。

附圖說明

本發明能夠通過參照以下詳細說明并結合附圖得以最好的了解， 各圖中，相同部件用相同數字表示：

圖1是一例示半導體晶片的截面圖；

圖2A-2H是以截面圖來說明鑲嵌過程各個步驟的一個例示實施 方案；

圖3是說明一個例示電拋光噴嘴的截面圖；

圖4是一張說明按照本發明各個實施方案的鑲嵌過程各個步驟的 流程圖；

圖5A-5H是以截面圖來說明鑲嵌過程各個步驟的一個可供選擇 的實施方案；

圖6A-6j是以截面圖來說明鑲嵌過程各個步驟的一個例示實施方 案；

圖7是說明一個例示電拋光噴嘴的截面圖；