[發明專利]半導體集成電路

有效

• 申請號: 200910142731.9
• 申請日: 2005-07-26
• 公開（公告）號: CN101567684A
• 公開（公告）日: 2009-10-28
• 發明（設計）人: 炭田昌哉
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: H03K19/017
• 分類號: H03K19/017;H03K19/20;H03K19/096
• 代理公司: 北京市金杜律師事務所
• 代理人: 王茂華;于英慧

本申請是申請日為2005年7月26日、申請號為200510085386.1、發明名稱為“半導體集成電路”的發明專利申請的分案申請。?

技術領域

本發明涉及半導體集成電路，特別是涉及該電路的高速化。?

背景技術

以往，在半導體集成電路、特別是觸發電路中，例如，如專利文件1所述，在其內部結構中采用動態電路來謀求高速化。在該專利文件1所述的動態型觸發電路中，附加有輸入多個數據并選擇其中任一個數據進行保持和輸出的功能。?

以下，在圖3A中示出附有該數據選擇功能的觸發電路的結構。在圖3A中，數據選擇電路91配置在保持電路90的前級。在該數據選擇電路91中，在時鐘脈沖CLK的低電平期間內，由p型晶體管Tr1將結點N1預充電至電源電位Vdd，并由p型晶體管Tr50將結點N2預充電至電源電位Vdd。在該期間的終點附近，用于選擇多個數據D0～D2中的任一個的選擇信號S0～S2之一變為高電平，其后，當變為時鐘脈沖CLK的高電平期間時，則當所選定的數據(例如D0)為高電平的情況下，上述結點N1的電荷通過n型晶體管Tr2放電而使結點N1的電位變為接地電位。與此相伴，使n型晶體管Tr51截止，從而保持結點N2的預充電電位，將該電位作為高電平值，由保持電路90保持，并作為高電平值的輸出信號Q輸出。?

另一方面，當上述所選定的數據D0為低電平時，上述結點N1的電荷不放電，結點N1的電位保持預充電電位，n型晶體管Tr51導通。由此，結點N2的電荷，通過上述n型晶體管Tr51和n型晶?體管Tr2放電而變為低電平值，由保持電路90保持該低電平值，并作為低電平值的輸出信號Q輸出。?

另外，在圖3A中，SI是掃描時的數據輸入、SE是掃描移位控制信號、SEB是掃描移位控制信號的反相信號。?

[專利文件1]日本特開平2003-060497號公報?

發明內容

但是，在上述現有的附有數據選擇功能的動態型觸發電路中，已知存在著當多個數據中的任何一個都未被選擇時就產生誤動作這樣的缺點。以下，對該誤動作進行說明。?

在正常動作時，例如在結點N2為預充電電位(高電平值)并從保持電路90輸出高電平值的輸出信號Q的情況下，在時鐘脈沖CLK的下一個周期的高電平期間內多個數據D0～D2全部都沒有被選擇時，即在所有的選擇信號S0～S2均為低電平值時，n型晶體管Tr2導通，但結點N1的電位保持預充電電位并且n型晶體管Tr51導通，因此結點N2的電荷通過這些n型晶體管Tr51、Tr2放電而變為低電平值，從而錯誤地從保持電路90輸出低電平值的輸出信號Q。?

為消除這種缺點，例如，如圖3B所示，對于輸入到n型晶體管Tr2的柵極的信號，考慮附加以下的電路。即，考慮另行設置一個靜態電路，該靜態電路包括：具有輸入所有選擇信號S0～S2的OR(“或”)電路和在時鐘脈沖CLK的高電平期間鎖存該OR電路的輸出的鎖存電路的電路92、輸入該鎖存電路的輸出和上述時鐘脈沖CLK的AND(“與”)電路93，并考慮將上述AND電路93的輸出輸入到上述n型晶體管Tr2的柵極。?

但是，在這種考慮方案中，所有的選擇信號S0～S2，需要在時鐘脈沖CLK的上升沿之前通過上述OR電路和鎖存電路，因此，需要一段額外的準備時間(在時鐘脈沖CLK的上升沿之前要確定上述靜態電路的輸出的時間)，這就產生了阻礙動作的高速性的缺點。?

鑒于上述問題，本發明的目的在于，在附有數據選擇功能的動態型觸發電路中，良好地確保動作高速性，并且即使在多個數據D0～D2都沒有被選擇的情況下也進行正常的動作。?

為實現上述目的，在本發明中，在多個數據的任何一個都未被選擇的情況下，例如在圖3A的半導體集成電路中，采取對策以使結點N2的預充電電荷不放電，從而保持該結點N2的高電平值，由保持電路按原狀態進行保持和輸出。?