[發明專利]制造半導體器件的方法

無效

• 申請號: 200910140307.0
• 申請日: 2009-07-15
• 公開（公告）號: CN101685793A
• 公開（公告）日: 2010-03-31
• 發明（設計）人: 徐智賢
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/311;H01L21/265
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 劉繼富;顧晉偉

相關申請

本申請要求2008年9月22日提交的韓國專利申請10-2008-0092777 和2009年4月10日提交的韓國專利申請10-2009-0031320的優先權，通 過引用將其全部內容并入本文。

技術領域

本公開內容的實施方案涉及制造半導體器件的方法，并且更特別地涉 及形成半導體器件的隔離結構的半導體器件制造方法。

背景技術

通常，為了分隔半導體器件，將半導體襯底限定為有源區和場區，在 有源區中形成字線，而在場區中形成用于隔離器件的隔離結構。

為了形成半導體器件的隔離結構，形成具有淺溝槽隔離(STI)結構的 各溝槽。以下簡述通過形成具有STI結構的各溝槽來分隔器件的方法。通 過蝕刻場區中的硅襯底至約的深度并在其上沉積高密度等離子體 (HDP)氧化物層來形成溝槽。然后，實施化學機械拋光(CMP)工藝， 由此實現器件之間的隔離。

在這種情況下，形成隔離結構之前，使用離子注入工藝對半導體襯底 實施用于控制閾值電壓的離子注入。由于氧化工藝導致出現如下現象：在 用于控述閾值電壓的離子注入期間所注入的離子擴散進入側壁氧化物層。 因此，由于為了控制閾值電壓而注入的離子擴散進入側壁氧化物層，所以 有源區具有不規則的離子濃度分布。因此，不規則的離子濃度分布產生駝 峰(hump)現象并引起漏電流泄漏增加。

發明內容

本公開內容的實施方案涉及制造半導體器件的方法，其中通過在隔離 工藝期間蝕刻掉與后續待形成的半導體器件中結區深度幾乎相同的預定 厚度的隔離結構，以暴露半導體襯底的有源區的側面部分，并對有源區的 暴露的側面部分實施STI離子注入工藝，這樣可改善循環特性，因為有源 區邊緣部分的雜質濃度得到保持并且可均勻地形成后續結區的中心和邊 緣部分。

本公開內容的一個實施方案涉及制造半導體器件的方法。根據該實施 方案，在半導體襯底上依次地形成隧道絕緣層、用于浮置柵極的導電層和 硬掩模層。通過蝕刻硬掩模層、用于浮置柵極的導電層、隧道絕緣層和半 導體襯底形成隔離溝槽。通過采用絕緣層填充隔離溝槽形成隔離結構。通 過蝕刻隔離結構的預定厚度來暴露隔離溝槽的上部側壁。通過實施離子注 入工藝在隔離溝槽的暴露的上部側壁中形成離子注入區域。

蝕刻掉隔離結構的預定厚度之后的隔離結構暴露的頂表面低于半導體 襯底中結區的深度。

通過從半導體襯底的頂表面開始起蝕刻掉隔離結構約至約 來暴露隔離溝槽的上部側壁。

所述方法優選還包括，形成隔離溝槽之后，在包括隔離溝槽的硬掩模 層上形成襯墊絕緣層。

優選使用硼或BF₂來實施離子注入工藝。優選使用0.1E12原子/cm²至1.0E13原子/cm²的雜質濃度來實施離子注入工藝。優選以相對于半導體 襯底為1°至90°的注入角實施離子注入工藝，并優選以1°至45°的旋轉角 來實施。

所述方法優選還包括，在實施離子注入工藝之后，通過沿著字線方向 蝕刻硬掩模層、用于浮置柵極的導電層和隧道絕緣層來暴露半導體襯底的 有源區，并實施源極漏極離子注入工藝。

附圖說明

圖1至5是顯示根據本公開內容的一個實施方案形成半導體器件隔離 結構的方法的截面圖；和

圖6是顯示在圖5的離子注入工藝期間離子注入工藝的離子注入方向 的示意圖。

具體實施方式

以下，參考附圖并結合一個實施方案詳細描述公開的實施方案。提供 附圖以使得本領域技術人員能夠理解所述公開的實施方案的范圍。

圖1至4是顯示根據本公開內容的一個實施方案形成半導體器件隔離 結構的方法的截面圖。

參考圖1，在半導體襯底100上依次地形成隧道絕緣層101、用于浮置 柵極的導電層102、緩沖氧化物層103、用于硬掩模的氮化物層104、用于 硬掩模的氧化物層105和用于硬掩模的氧氮化硅層106。

參考圖2，使用蝕刻工藝部分地蝕刻用于硬掩模的氧氮化硅層106、用 于硬掩模的氧化物層105、用于硬掩模的氮化物層104、緩沖氧化物層103、 用于浮置柵極的導電層102和柵極氧化層101，由此暴露半導體襯底100 的特定區域。通過蝕刻半導體襯底100的暴露區域形成隔離溝槽107。