[發(fā)明專利]PLL電路、通信裝置以及通信裝置的回環(huán)測試方法

有效

• 申請?zhí)枺?/td>: 200910140151.6
• 申請日: 2009-07-08
• 公開（公告）號: CN101640535A
• 公開（公告）日: 2010-02-03
• 發(fā)明（設(shè)計）人: 小笠原和夫;中平政男
• 申請（專利權(quán)）人: 恩益禧電子股份有限公司
• 主分類號: H03L7/081
• 分類號: H03L7/081;H03L7/18
• 代理公司: 中原信達知識產(chǎn)權(quán)代理有限責(zé)任公司
• 代理人: 孫志湧;穆德駿

技術(shù)領(lǐng)域

本發(fā)明涉及生成展頻時鐘的PLL(鎖相環(huán))電路，以及使用該電 路的通信裝置。

背景技術(shù)

已經(jīng)廣泛地采用展頻時鐘(SSC)信號，以抑制由電子裝置產(chǎn)生 的EMI(電磁干擾)的發(fā)生。例如，根據(jù)預(yù)定的調(diào)制頻率和調(diào)制度， 通過調(diào)制由PLL電路等生成的時鐘信號的頻率來生成SSC。以下列舉 的專利文獻1至5公開了生成SSC的裝置。

專利文獻1：日本特開專利申請公布No.2006-166049

專利文獻2：美國專利No.6888412

專利文獻3：日本專利No.4074166

專利文獻4：日本特開專利申請公布No.2007-6121

專利文獻5：日本特開專利申請公布No.2006-211479

借助于相位內(nèi)插器，通過提前(advancing)或者延緩(retarding) 由諸如PLL電路等的時鐘生成電路生成的輸出時鐘信號的相位，在專 利文獻1中公開的SSC生成裝置生成調(diào)頻的SSC。

另一方面，專利文獻2至5公開了包括SSC生成功能的PLL電路。 在他們中，在專利文獻2和3中公開的PLL電路包括布置在反饋路徑 上的相位內(nèi)插器，其中，所述反饋路徑向相位比較器或者相位和頻率 比較器提供壓控振蕩器(VCO)的輸出時鐘信號，用于與參考信號進 行相位比較。通過相位內(nèi)插器，通過周期性地提前或延緩輸出時鐘信 號的相位，對VCO的輸出時鐘信號進行調(diào)頻，由此獲得SSC。此外， 通過布置在PLL電路的反饋路徑上的延遲電路，通過周期性地改變施 加到反饋時鐘信號的延遲量，在專利文獻4中公開的PLL電路生成 SSC。此外，通過周期性地改變布置在PLL電路的反饋路徑上的分頻 器的分頻比，在專利文獻5中公開的PLL電路生成SSC。

當(dāng)時鐘生成電路的輸出通過在專利文獻1中公開的方法來進行頻 率調(diào)制時，因為由相位內(nèi)插器的相位控制產(chǎn)生的高頻抖動分量疊加在 SSC上，所以SSC的抖動趨向于變大。另一方面，在專利文獻2和3 中公開的PLL電路通過在反饋路徑上布置用于執(zhí)行調(diào)頻的組件的相位 內(nèi)插器，周期性地增加或減小VCO的控制電壓；并且通過周期性地波 動的控制電壓，對VCO的輸出時鐘信號進行頻率調(diào)制。因此，因為由 相位內(nèi)插器的相位控制產(chǎn)生的高頻抖動分量由于PLL的閉環(huán)頻率特性 (低通濾波器特性)而衰減，在專利文獻2和3中公開的PLL電路可 以改善SSC的抖動特性。

發(fā)明內(nèi)容

在普通的PLL電路中，為了抑制參考時鐘信號的頻率，通過分頻 器分割VCO的輸出時鐘信號的頻率，并且此后，所分割的時鐘信號被 反饋給相位比較器。在下文中，將在經(jīng)受分頻之后的輸出時鐘信號稱 為“反饋時鐘信號”，其中，所述輸出時鐘信號被反饋給相位比較器。

現(xiàn)在，本發(fā)明人已經(jīng)發(fā)現(xiàn)了如下問題。即，如在專利文獻2和3 中公開的PLL電路中，當(dāng)改變反饋時鐘信號的相位，以改變SSC的調(diào) 制度時，除非適當(dāng)控制反饋時鐘的相位改變量，否則由于PLL的瞬態(tài) 響應(yīng)，作為SSC的抖動的VCO的輸出抖動不能被充分地抑制。

專利文獻2公開了如下技術(shù)：(1)在PLL反饋路徑上插入相位內(nèi) 插器，并且生成n個時鐘信號CLK0至CLK(n-1)，其以相互不同的相 移量從VCO的輸出時鐘信號進行相移，以及(2)選擇升序或者降序 的n個時鐘信號CLK0至CLK(n-1)中的一個，用于將其提供給相位比 較器。然而，專利文獻2沒有公開在其中通過分頻器將相移的時鐘信 號反饋給相位比較器的構(gòu)造，并且也沒有給出解決上述問題的建議。

此外，專利文獻3公開了如下構(gòu)造，在所述構(gòu)造中，通過相位內(nèi) 插器周期性地改變VCO的輸出時鐘信號的相位，并且將通過分割相移 的時鐘信號的頻率而獲得的反饋時鐘信號提供給相位比較器。然而， 如從圖16中所示的調(diào)制波形和專利文獻3的描述將清楚的，在專利文 獻3中公開的PLL電路在反饋時鐘信號的一個周期中，將施加到反饋 時鐘信號的總相移量與前一周期中的總相移量相比增加或者減小1Δ (專利文獻3中為1dt)或者2Δ。在對相移量的這樣控制中，由于PLL 的瞬態(tài)響應(yīng)的影響，SSC的抖動可能沒有完全被抑制。注意到，Δ是 相位內(nèi)插器的基本延遲量(專利文獻3中的基本延遲時間)。該基本延 遲量與由相位內(nèi)插器生成的n個時鐘信號之間的最小時間差相對應(yīng)。 因此，在描述中使用的“相移量”具有時間維度。