[發(fā)明專利]調(diào)試電路

無效

• 申請?zhí)枺?/td>: 200910140143.1
• 申請日: 2004-09-17
• 公開（公告）號: CN101604274A
• 公開（公告）日: 2009-12-16
• 發(fā)明（設(shè)計(jì)）人: 上田泰志;岡崎誠
• 申請（專利權(quán)）人: 松下電器產(chǎn)業(yè)株式會社
• 主分類號: G06F11/24
• 分類號: G06F11/24
• 代理公司: 中國國際貿(mào)易促進(jìn)委員會專利商標(biāo)事務(wù)所
• 代理人: 呂林紅

本申請是申請?zhí)枮椤?00410079702.X”，申請日為2004年9月17日，發(fā)明名稱為“調(diào)試電路”的申請的分案申請。

技術(shù)領(lǐng)域

本發(fā)明涉及一種調(diào)試電路，特別是涉及在LSI(大規(guī)模集成電路)的邏輯電路動作異常時(shí)調(diào)試LSI邏輯電路的時(shí)間(timing)的電路。

背景技術(shù)

一般來說，LSI是把非常多的電路高密度地集成，所以不僅需要在設(shè)計(jì)試制階段保證各電路正常工作，而且還需要保證電路相互間的動作。特別是由于在通往這些電路的信號線路上不可避免地伴隨著傳播延遲等，所以有時(shí)會發(fā)生由于信號的時(shí)間離散(偏離)而產(chǎn)生動作異常的情況。

當(dāng)產(chǎn)生異常時(shí)，需要進(jìn)行調(diào)試，研究其原因并予以解決。作為現(xiàn)有的LSI動作異常的調(diào)試技術(shù)，根據(jù)程序順序和從連接在LSI外部端子上的邏輯分析器等的測定器中的波形中觀測得到的有限的信息推定內(nèi)部的狀態(tài)，判斷此狀態(tài)理論上在設(shè)計(jì)數(shù)據(jù)中是否適宜。

另外，還提出了這樣的電路，即，把LSI內(nèi)部的時(shí)間信號預(yù)先輸入多個(gè)選擇電路，譯碼從LSI外部進(jìn)行寄存器設(shè)定的寄存器的值輸入多個(gè)選擇電路，可以從外部端子直接觀測所希望的信號(例如，參照專利文獻(xiàn)1)。

專利文獻(xiàn)1-特開2000-259441號公報(bào)(第1-4頁，圖1)

但是，在上述現(xiàn)有的技術(shù)中，在前者時(shí)，因?yàn)楸仨毟鶕?jù)少量的信息推定/假定LSI的內(nèi)部狀態(tài)，所以存在在LSI動作異常的原因調(diào)查中需要花費(fèi)許多時(shí)間這一問題。另外，對于后者，因?yàn)榘袻SI內(nèi)部的信號照原樣輸出到外部，所以存在著為了解析原因而需要很多專用的外部管腳(pin)這一問題。而且，因?yàn)樵趦?nèi)部時(shí)間信號中高速動作的信號很多，所以為了在LSI外部觀測，還存在需要與此速度相應(yīng)的測量器這一問題。另外，在內(nèi)部時(shí)間信號單體中還存在著不能發(fā)生用于開始解析問題的觸發(fā)(trigger)這一問題。

發(fā)明內(nèi)容

本發(fā)明就是為了解決上述現(xiàn)有這一問題而提出的，其目的在于：提供一種調(diào)試電路，該調(diào)試電路包括選擇電路以及可以從LSI外部改寫的寄存器，能高效率地選擇邏輯電路內(nèi)部的并行信號，并將其變換為串行信號，據(jù)此可以以較少的外部管腳來觀測LSI內(nèi)部的多個(gè)狀態(tài)。

另外，本發(fā)明的目的在于：提供一種通過對選擇出的邏輯電路的內(nèi)部信號進(jìn)行運(yùn)算處理并輸出數(shù)據(jù)，據(jù)此可以在解析時(shí)生成在設(shè)計(jì)階段沒有設(shè)想的時(shí)間的觸發(fā)信號的調(diào)試電路。

另外，本發(fā)明的目的在于：提供一種可以檢測所選擇出的邏輯電路的內(nèi)部高速信號的檢測點(diǎn)，通過使該信號反轉(zhuǎn)，或者變更該信號的脈沖寬度，可以比較容易地取入高速變化的信號觀測的調(diào)試電路。

而且，本發(fā)明的目的在于：提供一種把選擇出的邏輯電路的內(nèi)部信號與由寄存器設(shè)定的值比較，通過把該結(jié)果輸出到LSI外部，可以以少量的外部管腳進(jìn)行LSI內(nèi)部的異常數(shù)據(jù)解析的調(diào)試電路。

為了解決上述現(xiàn)有這一問題，本發(fā)明1所述的調(diào)試電路其特征在于：在調(diào)試包含實(shí)現(xiàn)所希望的邏輯功能的邏輯電路的LSI的功能的調(diào)試電路中包括：從由上述邏輯電路輸出的多個(gè)時(shí)間信號或者多個(gè)狀態(tài)信號中，選擇輸出規(guī)定的信號的選擇塊；從由上述邏輯電路輸出的多個(gè)基準(zhǔn)信號中選擇規(guī)定的基準(zhǔn)信號的時(shí)間生成塊；把由上述選擇塊選擇的規(guī)定信號在從上述時(shí)間生成塊輸出的基準(zhǔn)信號的時(shí)刻進(jìn)行并行串行變換，輸出變換后的串行信號的變換塊；把從上述變換塊輸出的串行信號輸出到外部的輸出塊。

據(jù)此，因?yàn)榭梢园巡⑿行盘栕儞Q為串行信號輸出，所以可以以少量的外部管腳觀測非常多的LSI內(nèi)部狀態(tài)，不需要在LSI內(nèi)部組裝復(fù)雜的電路，就可以比較簡單可靠地進(jìn)行調(diào)試。

另外，本發(fā)明2所述的調(diào)試電路其特征在于：在本發(fā)明1所述的調(diào)試電路中，上述時(shí)間生成塊包括可以從LSI外部改寫的寄存器，并以上述寄存器的值為基礎(chǔ)進(jìn)行從上述邏輯電路輸出的多個(gè)基準(zhǔn)信號的選擇。

據(jù)此，即使LSI在動作中也可以自由地變更上述時(shí)間生成塊的輸出信號，不需要在LSI內(nèi)部組裝復(fù)雜的電路，就可以比較簡單可靠地進(jìn)行調(diào)試。

本發(fā)明3所述的調(diào)試電路其特征在于：在本發(fā)明1所述的調(diào)試電路中，上述變換塊和輸出上述串行信號的時(shí)間同步，輸出選通信號。

據(jù)此，可以容易判斷串行數(shù)據(jù)的有效范圍，不需要在LSI內(nèi)部組裝復(fù)雜的電路，就可以比較簡單可靠地進(jìn)行調(diào)試。

本發(fā)明4所述的調(diào)試電路其特征在于：在本發(fā)明1所述的調(diào)試電路中，上述變換塊在上述串行信號前或者后，或者前以及后附加規(guī)定的基準(zhǔn)信號來進(jìn)行輸出。