[發明專利]延遲線校準機構及相關的多時鐘信號產生器

無效

• 申請號: 200910138577.8
• 申請日: 2009-05-08
• 公開（公告）號: CN101577543A
• 公開（公告）日: 2009-11-11
• 發明（設計）人: 高宏鑫;楊孟達;徐哲祥
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H03L7/081
• 分類號: H03L7/081;H03K5/14
• 代理公司: 北京三友知識產權代理有限公司
• 代理人: 任默聞

技術領域

本發明是揭露一種延遲線校準機構，尤指一種具有簡化的電路架構的延遲線校準機構及相關的多時鐘信號產生器。

背景技術

延遲線(Delay?Line)常用于許多種類的電子應用產品以產生準確的延遲。延遲鎖定回路(Delay-Locked?Loop，DLL)與具有校準功能的延遲線為兩種主要的實施方式。為了校準延遲線，需要使用一復制延遲線(Replica?Delay?Line)，并以一相位檢測器將該復制延遲線的輸出信號的相位與一參考時鐘的相位加以比較，再以一延遲控制電路根據相位檢測器所檢測的相位差來控制該復制延遲線的延遲量。當該復制延遲線的輸出信號與該參考時鐘的相位吻合(Phase-Matched)時，即決定出校準量。在此機制下，被校準的延遲線與該復制延遲線是理想上被假設為完全相同；然而實際上，被校準的延遲線與該復制延遲線之間存在有不匹配(mismatch)，此不匹配現象更會造成大量的抖動(Jitter)。再者，該復制延遲線會增加電路布局面積及功率消耗。

延遲線是由邏輯電路所組成，這些邏輯電路包括主動元件及被動元件，用來提供延遲給輸入的時鐘。然而，在環境條件(例如溫度、供應電壓、工藝、以及元件本身的老化現象)的變異下，每一電路元件所提供的延遲量會有程度不一的差異。由于延遲線是被預設為可提供準確的延遲量，當延遲量不準確時，將可能造成電子系統內部的損壞。因此，延遲線需要具有自我校準的功能以適應不同的環境條件變化，以使延遲線在使用期間內可持續保持正常運作。再者，延遲線也需要具備可在電子系統正常運作的情況下自我校準的功能，如此一來，電子系統便不需要被迫進入離線狀態才能進行延遲線的校準。

發明內容

有鑒于此，本發明的目的之一是提供一種可省略復制延遲線的延遲線校準機構，并具備線線上(on-line)自我校準的功能，可提供精確的延遲，并可降低電路布局面積及功率消耗。

本發明的第一實施例是揭露一延遲線校準機構。所述延遲線校準機構是包括一延遲線、一控制器、及一相位檢測器。所述延遲線是用來接收一輸入脈沖、一校準脈沖、一第一延遲選擇信號及一第二延遲選擇信號。所述延遲線是用來根據所述第一延遲選擇信號將所述輸入脈沖延遲一延遲時間長度，以輸出一延遲脈沖，并根據所述第二延遲選擇信號將所述校準脈沖延遲一校準延遲時間長度，以輸出一延遲校準脈沖。所述控制器是用來產生所述輸入脈沖、所述校準脈沖、一參考脈沖及所述第一延遲選擇信號，并根據一相位差值信號產生所述第二延遲選擇信號。所述相位檢測器是用來比較所述延遲校準脈沖與所述參考脈沖，以產生所述相位差值信號，其中所述相位差值信號是用來指示所述延遲校準脈沖與所述參考脈沖之間的相位差。

本發明的第二實施例是揭露一種延遲線校準機構。所述延遲線校準機構包括一第一延遲線、一第二延遲線、一相位檢測器及一控制器。所述第一延遲線是用來接收一第一脈沖及一第一延遲選擇信號，根據所述第一延遲選擇信號將所述第一脈沖延遲一第一延遲時間長度，以輸出一第一延遲脈沖。所述第二延遲線是用來接收一第二脈沖及一第二延遲選擇信號，根據所述第二延遲選擇信號將所述第二脈沖延遲一第二延遲時間長度，以輸出一第二延遲脈沖。所述相位檢測器是用來比較所述第一延遲脈沖與所述第二延遲脈沖來產生一相位差值信號。所述相位差值信號是用來指出所述第一延遲脈沖及所述第二延遲脈沖之間的相位差。所述控制器是用來產生所述第二延遲選擇信號，并根據所述相位差值信號產生所述第一延遲選擇信號。

本發明的第三實施例揭露一多時鐘信號產生器。所述多時鐘信號產生器包括一第一延遲線、多個延遲線、一相位檢測器及一控制器。所述第一延遲線是用來接收一第一脈沖，并輸出一第一延遲脈沖。所述多個延遲線各接收一脈沖及一延遲選擇信號，并各自根據對應的延遲選擇信號輸出一延遲脈沖。所述相位檢測器是用來將所述第一延遲脈沖與所述些延遲脈沖的其中之一做比較，以產生指示所述第一延遲脈沖與所述延遲脈沖間的差值的一相位差值信號。所述控制器是用來根據所述相位差值信號產生所述多個延遲選擇信號。

本發明實施例的延遲線校準機構可以實現線上校準(On-line?Calibration)，并同時降低電路設計的復雜度、電路布局面積、及功率消耗。

附圖說明

圖1為根據本發明的第一實施例所揭露的延遲線校準機構的示意圖；

圖2為圖1所示的延遲線校準機構的波形運作一實施例的示意圖；

圖3為根據本發明的第二實施例所揭露的一延遲線校準機構的示意圖；

圖4為圖3所示的校準運作的波形一實施例的示意圖；