[發(fā)明專(zhuān)利]一種檢測(cè)時(shí)序約束沖突的方法和裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 200910136969.0
• 申請(qǐng)日: 2009-04-30
• 公開(kāi)（公告）號(hào): CN101877014A
• 公開(kāi)（公告）日: 2010-11-03
• 發(fā)明（設(shè)計(jì)）人: 浦索明;宋紅花;戴紅衛(wèi)
• 申請(qǐng)（專(zhuān)利權(quán)）人: 國(guó)際商業(yè)機(jī)器公司
• 主分類(lèi)號(hào): G06F17/50
• 分類(lèi)號(hào): G06F17/50
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 于靜;楊曉光

技術(shù)領(lǐng)域

本發(fā)明涉及專(zhuān)用集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體涉及在專(zhuān)用集成電路設(shè)計(jì)中的一種檢測(cè)時(shí)序約束沖突的方法和裝置。

背景技術(shù)

ASIC(Application?Specific?Intergrated?Circuits專(zhuān)用集成電路)設(shè)計(jì)可以分為前端設(shè)計(jì)和后端設(shè)計(jì)，前端設(shè)計(jì)人員根據(jù)設(shè)計(jì)要求文檔輸出網(wǎng)表(netlist)文件和時(shí)序約束(Timing?Constraint)文件。網(wǎng)表文件給出了芯片設(shè)計(jì)使用的各個(gè)器件以及器件之間的邏輯連接關(guān)系，但并沒(méi)有給出各器件物理上是如何放置的；時(shí)序約束文件用于制定數(shù)據(jù)信號(hào)(和/或時(shí)鐘信號(hào))相對(duì)于時(shí)鐘信號(hào)(和/或數(shù)據(jù)信號(hào))需要提前或者滯后到達(dá)多少時(shí)間。由此，對(duì)電路中各電路的時(shí)間延遲作出了規(guī)定。后端設(shè)計(jì)人員根據(jù)前端設(shè)計(jì)人員輸出的網(wǎng)表文件和時(shí)序約束文件，對(duì)網(wǎng)表級(jí)的設(shè)計(jì)進(jìn)行布局布線，轉(zhuǎn)變成由標(biāo)準(zhǔn)單元、宏單元和壓焊盤(pán)(Pad)組成的版圖設(shè)計(jì)，其中標(biāo)準(zhǔn)單元庫(kù)是由一些基本的邏輯門(mén)電路組成的庫(kù)，每個(gè)單元都有相同的版圖高度，并且具有多種不同的視圖；宏單元包括RAM、ROM和專(zhuān)門(mén)的IP模塊；Pad包括輸入、輸出和電源Pad。后端設(shè)計(jì)人員的設(shè)計(jì)的一個(gè)重要任務(wù)是要滿足時(shí)序約束文件中要求的時(shí)序約束。

因此時(shí)序約束是ASIC設(shè)計(jì)要求中的一個(gè)重要因素，時(shí)序約束沖突是指對(duì)同一電路作出了互相矛盾的時(shí)序約束要求，比如約束1，要求信號(hào)A早于信號(hào)B到達(dá)，約束2要求信號(hào)A晚于信號(hào)B到達(dá)，則對(duì)于信號(hào)A就存在時(shí)序約束沖突等等。顯然，時(shí)序約束如果存在沖突，是不可能達(dá)到設(shè)計(jì)要求的。但是由于不同的原因，在幾乎所有芯片的設(shè)計(jì)中，都存在時(shí)序約束沖突這一問(wèn)題。

設(shè)計(jì)人員對(duì)于時(shí)序約束文件中時(shí)序約束是否可以得到滿足的檢測(cè)，目前常用方法是STA法(static?timing?analysis?method靜態(tài)時(shí)序分析方法)，靜態(tài)時(shí)序分析套用了特定的時(shí)序模型(Timing?Model)，針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序約束。靜態(tài)時(shí)序分析工具的輸入是：網(wǎng)表、時(shí)序約束以及時(shí)序模型，靜態(tài)時(shí)序分析工具實(shí)現(xiàn)一些功能幫助使用者進(jìn)行時(shí)序分析，業(yè)界工具主要有Sysnopsys的PrimeTime和Cadence的ETS(Encounter?Timing?System)。在STA過(guò)程中，為了能檢測(cè)出沖突的時(shí)序約束，需要通過(guò)手動(dòng)分析時(shí)序報(bào)告，并調(diào)試錯(cuò)誤的時(shí)序約束。然而，現(xiàn)在的ASIC設(shè)計(jì)的時(shí)序約束報(bào)告的條目從10000到100000行，調(diào)試工作對(duì)于靜態(tài)時(shí)間分析工程師會(huì)花費(fèi)大量時(shí)間(幾天到幾個(gè)星期)。ASIC時(shí)間驅(qū)動(dòng)布置工具也要花費(fèi)大量的時(shí)間來(lái)完成這些目標(biāo)。如果時(shí)序約束文件本身存在時(shí)序約束沖突，這一設(shè)計(jì)目標(biāo)幾乎是不可完成的。在實(shí)際的ASIC設(shè)計(jì)中，經(jīng)常因?yàn)檫@一原因造成交付的延遲。因此，如果能夠在早期獲取時(shí)序約束沖突，會(huì)顯著地減少設(shè)計(jì)中的設(shè)計(jì)迭代周期(turnaround?time)。

在現(xiàn)有的多種STA工具中，IBM?Einstimer工具提供了這樣的功能：在同樣的端口如果存在UDT(User?Defined?Test用戶(hù)定義測(cè)試)和RAT(Required?arrival?Time要求到達(dá)時(shí)間)，就提供警告信息。該功能只能針對(duì)端口，而不能應(yīng)用于內(nèi)部邏輯，并且只有在上述兩種測(cè)試重疊時(shí)才警告，如果內(nèi)部邏輯的時(shí)序約束沖突，該工具是沒(méi)有檢測(cè)功能的。其它STA工具甚至沒(méi)有相關(guān)功能。

上述解決方案的另一個(gè)缺陷是對(duì)于10000到100000行的時(shí)序報(bào)告，僅憑手工工作，很難達(dá)到100％檢測(cè)覆蓋全部時(shí)序約束沖突，，時(shí)序約束調(diào)試效率非常低。

發(fā)明內(nèi)容

因此，需要一種能夠自動(dòng)100％檢測(cè)時(shí)序約束沖突的方法來(lái)減少ASIC項(xiàng)目中的設(shè)計(jì)迭代周期和工程師資源。

根據(jù)本發(fā)明的一個(gè)方面，提供了一種檢測(cè)時(shí)序約束沖突的方法，包括：接收時(shí)序約束文件；將時(shí)序約束文件中的全部測(cè)試點(diǎn)作為節(jié)點(diǎn)，根據(jù)時(shí)序約束文件中測(cè)試點(diǎn)相關(guān)的時(shí)序約束確定節(jié)點(diǎn)間的有向邊及該有向邊的權(quán)重，建立一個(gè)有向圖；搜索所述有向圖的全部有向圈；對(duì)于每個(gè)有向圈，如果組成該有向圈的有向邊的的權(quán)重之和滿足要求的條件，則確定組成該有向圈的測(cè)試點(diǎn)和時(shí)序約束存在時(shí)序約束沖突。