[發(fā)明專利]半導(dǎo)體元件及其制造方法

有效

• 申請?zhí)枺?/td>: 200910134815.8
• 申請日: 2009-04-09
• 公開（公告）號: CN101728273A
• 公開（公告）日: 2010-06-09
• 發(fā)明（設(shè)計(jì)）人: 洪正隆;侯永田;顧克強(qiáng);黃建豪
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265;H01L21/324;H01L29/78;H01L29/49
• 代理公司: 隆天國際知識產(chǎn)權(quán)代理有限公司 72003
• 代理人: 姜燕;陳晨

技術(shù)領(lǐng)域

本發(fā)明涉及PMOS元件及其制造方法，尤其涉及以注入方法降低半導(dǎo)體 裝置中金屬柵極元件的臨界電壓的方法。

背景技術(shù)

半導(dǎo)體集成電路(IC)產(chǎn)業(yè)已經(jīng)歷過快速的成長。IC材料和設(shè)計(jì)的技術(shù)進(jìn) 步使得IC的生產(chǎn)世代不停地推新，每個世代都較前個世代有更小及更復(fù)雜 的電路。然而，這些進(jìn)步也增加了制造IC工藝的復(fù)雜性，因此IC工藝也需 要有同樣的進(jìn)展才能實(shí)現(xiàn)更先進(jìn)的集成電路IC工藝。

在集成電路的革新過程中，功能密度(也即每個芯片區(qū)域上互連裝置的數(shù) 量)已普遍的增加且?guī)缀螆D案尺寸(也即在工藝中所能創(chuàng)造的最小元件或線) 越來越小。這些尺度下降的工藝通常能增加產(chǎn)品效能和提供較低的相關(guān)成 本。但某些尺度的下降也產(chǎn)生一相對較高的功率消耗(power?dissipation)值， 其可用低功率消耗的元件例如互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)元件來處 理。

依照元件縮小化的趨勢，各種材料被應(yīng)用在CMOS的柵極電極(gate? electrode)和柵極介電層(gate?dielectric)。例如，可使用一金屬材料當(dāng)柵極電極 和一高介電常數(shù)介電質(zhì)當(dāng)柵極介電層。然而，n型MOS(NMOS)元件和p型 MOS(PMOS)元件需要不同的功函數(shù)(work?function)來對應(yīng)它們的柵極電極。 目前已有許多同時達(dá)成金屬柵極的n和p的功函數(shù)。然而可以觀察到，由于 有效功函數(shù)(effective?work?function)不足及p型金屬熱穩(wěn)定性不佳，在PMOS 元件的半導(dǎo)體工藝中，臨界電壓(threshold?voltage)可能會增大且載流子 (carrier)移動率變差。

因此，業(yè)界需要的是運(yùn)用注入的方法來降低一高介電常數(shù)金屬柵極元件 的臨界電壓。

發(fā)明內(nèi)容

本發(fā)明為了解決現(xiàn)有技術(shù)的問題而提供一種PMOS元件的制造方法，包 含：在一半導(dǎo)體基材上形成一高介電常數(shù)介電層；在該高介電常數(shù)介電層上 形成一蓋層(capping?layer)；在該蓋層上形成一金屬層；在該金屬層上形成一 半導(dǎo)體層；在該半導(dǎo)體層上進(jìn)行一注入工藝，該注入工藝使用包含氟的雜質(zhì)； 及圖案化該高介電常數(shù)介電層、該蓋層、該金屬層和該半導(dǎo)體層以形成一柵 極結(jié)構(gòu)。

本發(fā)明也提供一種PMOS元件的制造方法，包含：在一半導(dǎo)體基材上形 成一界面層；在該界面層上形成一蓋層；在該蓋層上形成一高介電常數(shù)介電 層；在該高介電常數(shù)介電層上形成一金屬層；在該金屬層上形成一多晶硅層； 在該多晶硅層上進(jìn)行一注入工藝，該注入工藝使用一含氟的摻雜物(dopant)； 及圖案化該界面層、該蓋層、該高介電常數(shù)介電層、該金屬層及該多晶硅層， 以形成一柵極結(jié)構(gòu)。

另外，本發(fā)明提供一種PMOS元件，包含一半導(dǎo)體基材和一晶體管于該 基材中，該晶體管具有一柵極堆疊，包含：一界面層，形成于該半導(dǎo)體基材上； 一高介電常數(shù)介電層，形成于該界面層上；一金屬層，形成于該高介電常數(shù) 介電層上；一蓋層，形成于該界面層和高介電常數(shù)介電層之間或該高介電常 數(shù)介電層和該金屬層之間；一摻雜層(doped?layer)，形成于該金屬層上，該摻 雜層至少包含氟。

本發(fā)明的方法提供了一簡單且節(jié)省的方法來減少PMOS元件的臨界電 壓并且增進(jìn)了載流子(carrier)的移動率。因此，可增強(qiáng)同時擁有NMOS和 PMOS的半導(dǎo)體元件的性能和可靠度。另外，本發(fā)明的方法和元件可輕易的 和現(xiàn)有的CMOS技術(shù)工藝和半導(dǎo)體設(shè)備做整合，使用該含氟雜質(zhì)摻雜物的注 入工藝和進(jìn)行活化的退火工藝對于現(xiàn)有的半導(dǎo)體工藝來說合適且容易。

附圖說明

圖1為本發(fā)明制造一半導(dǎo)體元件的流程示意圖，用來說明本發(fā)明的高介 電常數(shù)金屬柵極的工藝。

圖2為依照圖1的方法制造一半導(dǎo)體元件的剖面圖。

圖3為本發(fā)明一實(shí)施例的一半導(dǎo)體元件的剖面圖。

其中，附圖標(biāo)記說明如下：

200～半導(dǎo)體元件；202～半導(dǎo)體基材；204～PMOS元件；210～界面層； 212～高介電常數(shù)介電層；216～蓋層；220～金屬層；222～半導(dǎo)體層；230～ 注入工藝；314～介于界面層和高介電常數(shù)介電層之間的蓋層。

具體實(shí)施方式