[發(fā)明專利]處理器

無效

• 申請?zhí)枺?/td>: 200910132026.0
• 申請日: 2006-04-12
• 公開（公告）號: CN101546255A
• 公開（公告）日: 2009-09-30
• 發(fā)明（設(shè)計）人: 森下廣之;橋本隆;清原督三
• 申請（專利權(quán)）人: 松下電器產(chǎn)業(yè)株式會社
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F9/46
• 代理公司: 永新專利商標(biāo)代理有限公司
• 代理人: 黃劍鋒

1.一種處理器，執(zhí)行由多個指令構(gòu)成的程序，其特征在于，具有：

可重構(gòu)的集成電路；

重構(gòu)單元，根據(jù)電路構(gòu)成信息，將所述集成電路的一部分進(jìn)行重構(gòu)；

構(gòu)成信息存儲單元，存儲與多個指令的各個相對應(yīng)的電路構(gòu)成信息；

選擇單元，根據(jù)所述電路構(gòu)成信息，選擇可同時重構(gòu)所述集成電路的2 個以上的指令；

執(zhí)行單元，使用根據(jù)與所述選擇單元所選擇的2個以上的指令相對應(yīng) 的電路構(gòu)成信息進(jìn)行了重構(gòu)的集成電路，并行執(zhí)行該2個以上的指令。

2.一種處理器，其特征在于，具有：

指令取出部，從指令存儲部讀入包含操作碼和操作數(shù)的指令碼；

指令解碼部，解碼讀入的指令碼；

指令執(zhí)行部，包含可重構(gòu)運(yùn)算器；

控制部，根據(jù)所述指令解碼部的解碼結(jié)果，控制所述指令執(zhí)行部的動 作；

構(gòu)成信息存儲部，按照每個操作碼的類別，存儲用于構(gòu)成該操作碼所 表示的處理執(zhí)行所需要電路的電路構(gòu)成信息，

所述指令解碼部根據(jù)解碼結(jié)果指示所述可重構(gòu)運(yùn)算器使其進(jìn)行重構(gòu)，

所述可重構(gòu)運(yùn)算器按照來自所述指令解碼部的指示，使用與解碼的操 作碼對應(yīng)的電路構(gòu)成信息，來進(jìn)行重構(gòu)，

所述控制部通過向完成重構(gòu)的可重構(gòu)運(yùn)算器發(fā)送解碼的指令碼，對于 操作數(shù)所表示的數(shù)據(jù)進(jìn)行控制，以執(zhí)行操作碼所表示的處理。

3.如權(quán)利要求2所述的處理器，其特征在于，

所述指令解碼部基于所述電路構(gòu)成信息選擇在所述可重構(gòu)運(yùn)算器可同 時重構(gòu)的2個以上的指令，

所述可重構(gòu)運(yùn)算器使用與被選擇的2個以上的指令對應(yīng)的電路構(gòu)成信 息來進(jìn)行重構(gòu)，

所述控制部使用完成重構(gòu)的2個以上的電路來進(jìn)行控制，以執(zhí)行該2 個以上的指令。

4.如權(quán)利要求2所述的處理器，其特征在于，

所述指令執(zhí)行部還包括固定功能運(yùn)算器，

所述控制部在所述構(gòu)成信息存儲部中不存在與解碼的操作碼對應(yīng)的電 路構(gòu)成信息的情況下，控制為使用所述固定功能運(yùn)算器來執(zhí)行指令。

5.如權(quán)利要求2所述的處理器，其特征在于，

所述操作數(shù)包含表示操作碼和電路構(gòu)成信息進(jìn)行對應(yīng)的代碼。

6.一種程序生成方法，生成在包含可重構(gòu)運(yùn)算器的處理器中使用的程 序，其特征在于，

在編譯時，基于指令所使用的可重構(gòu)運(yùn)算器的區(qū)域數(shù)，來決定程序中 的指令的順序。

7.如權(quán)利要求6所述的程序生成方法，其特征在于，

考慮可同時執(zhí)行并且可同時重構(gòu)，來決定指令的順序。