[發明專利]制造半導體襯底疊層的系統、結構和方法

有效

• 申請號: 200910131495.0
• 申請日: 2009-04-01
• 公開（公告）號: CN101582407A
• 公開（公告）日: 2009-11-18
• 發明（設計）人: 張宏賓;吳文進;邱文智;余振華
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/52
• 分類號: H01L23/52;H01L23/522;H01L21/768
• 代理公司: 北京市德恒律師事務所
• 代理人: 馬鐵良

本申請要求于2008年5月14日提交的序列號為61/127,627、題為“制 造半導體襯底疊層的系統、結構和方法”的美國臨時專利申請，在此引用 上述申請合并入本發明。

技術領域

本發明一般涉及形成半導體襯底疊層的系統、結構和方法，尤其涉及 形成使用穿透襯底通孔(TSV)的半導體襯底疊層。

背景技術

縮小CMOS器件導致成本持續增加，替代方法例如將電路的集成延伸 到三維或半導體襯底堆疊得到研究。通過TSV連接的變薄的襯底相對于電 流引線連接技術可以減小封裝芯片的高度和寬度。由于在堆疊芯片設計中 實現TSV，性能也可以得到提高。

已經有生產堆疊襯底和TSV的幾個方法；例如，包括背對背、背對面、 面對面晶片堆疊以及芯片堆疊。生產面對面疊層的已知的一個方法可以包 括在前端工藝(FEOL)的第一互連層形成TSV結構。在TSV結構產生后， 犧牲載體被填充進TSV結構，然后進行后續的后端工藝。該方法更包括在 減薄過程之后進行構圖和刻蝕到晶片背面內的連接孔以消除犧牲載體。該 方法的一個缺點是將減薄的晶片背面上的連接孔對準在先形成的TSV結構 可能存在困難。未對準可能導致與TSV結構不能連接，或者不充分連接。 另外，與TSV連接所采用的背面孔的直徑可能比TSV小。這可能造成從 在先形成的TSV上清除犧牲載體時的附加問題。如果犧牲載體沒有被完全 清除，那么TSV/背面孔結構可能具有更大的電阻。此外，在先形成的TSV 的另一個缺點是對晶片背面構圖的光刻工藝的成本。

發明內容

通過使用穿透襯底通孔(TSV)形成半導體襯底疊層的系統、結構和 方法，上述這些和其它的問題得到了普遍解決或回避，并且普遍達到了有 益技術效果。

根據示出的實施例，提供了一種集成電路器件。該集成電路器件包括： 襯底，其具有形成于其中的有源區，延伸穿過襯底的通孔，其具有與襯底 的底面基本對齊的第一終端和與襯底的頂面基本對齊的第二終端。第一導 電接觸孔電連接到通孔的第二終端并且電連接到導電互連層。第二導電接 觸孔電連接到導電互連層和有源區。

根據本發明示出的另一個實施例，提供了一種半導體襯底，包括前表 面，背面，具有多個子體層的體層，包括夾在導電層之間的多個金屬間電 介質層的互連層，介于體層和互連層之間的接觸層，起始于體層和接觸層 之間、終止于襯底的背面的TSV結構。TSV結構電連接到互連層上，并且 TSV結構電連接到背面的焊墊上。

根據本發明示出的又一個實施例，提供了一種制造半導體襯底結構的 方法。該方法包括在FEOL接觸工藝之前在襯底的前表面內刻蝕TSV結構。 TSV結構涂覆襯里，使用犧牲載體填充，并具有刻蝕阻擋層(ESL)。該 方法包括形成介于TSV結構和互連層之間的至少第一接觸孔，以及形成介 于有源區和互連層之間的至少第二接觸孔。襯底背面被減薄，體材料凹進 以暴露TSV結構的底襯里。設置硬膜鈍化層。襯底背面被平坦化暴露出犧 牲載體。刻蝕犧牲載體，并且去除ESL。然后TSV結構用導電材料填充。 淀積電介質頂層并設置背面焊墊。背面焊墊電連接到TSV結構。

本發明示出的實施例的一個有益效果是消除了在襯底背面開口以接觸 TSV結構的光刻工藝的成本。

本發明示出的實施例的進一步的有益效果是犧牲載體可以被徹底去 除，不會產生與背面通孔構圖和刻蝕工藝的未對準以及相關的其它缺點。

前述已經寬泛地概述了示出的實施例的特征和技術效果，這樣可以更 好地理解下面對于本發明的詳細描述。下文中將描述示出的實施例的附加 特征和效果，這構成了本發明的權利要求的內容。本領域技術人員可以理 解的是，所公開的概念和特定實施例可以很容易作為實現與本發明相同的 目的而改進或設計其它結構或工藝的基礎。本領域技術人員也應當了解的 是，這些等同的結構不偏離所附權利要求闡明的實施例的精神和范圍。

附圖說明

為了更加全面的理解示出的實施例及其有益效果，以下結合附圖進行 說明，其中：

圖1為根據本發明實施例的半導體襯底堆疊系統的截面圖；

圖2A-2I為本發明的實施例的半導體襯底堆疊系統在選定的工藝步驟 中的截面圖；

圖3為形成半導體襯底堆疊系統的方法的流程圖。