[發明專利]電壓非線性電阻組合物和使用其的疊層壓敏電阻器

有效

• 申請號: 200910128634.4
• 申請日: 2009-03-16
• 公開（公告）號: CN101531508A
• 公開（公告）日: 2009-09-16
• 發明（設計）人: 古賀英一;沢田典子
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: C04B35/453
• 分類號: C04B35/453;H01C7/10
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 汪惠民

技術領域

本發明涉及一種在適于保護電子儀器不受靜電干擾的壓敏電阻器中 使用的電壓非線性電阻組合物及使用其的疊層壓敏電阻器。

背景技術

在電子儀器中使用的IC等半導體器件有時會被靜電(ESD)破壞或 發生特性劣化。ESD引起的半導體器件的破壞會給電子儀器帶來誤動作或 故障等嚴重的障礙。尤其最近的半導體器件隨著其動作的高速化而逐漸變 得對ESD脆弱。因此，近年來各種電子儀器中的ESD對策的重要性逐年 增加。作為該對策零件，廣泛地使用電壓非線性電阻器的ZnO系的壓敏 電阻器。

在ESD對策中使用的壓敏電阻器最好ESD的吸收特性出色。另外， 還必需壓敏電阻器自身不被ESD破壞、其ESD耐性也出色。進而，最近 由于電子儀器的小型化的強烈要求，需要為小型且可以對應電路信號的高 頻化的不會使傳輸特性降低的靜電電容化至數pF以下的壓敏電阻器。

但是，以往的疊層壓敏電阻器不足以應對所述的特性要求。ZnO系的 壓敏電阻器通常根據壓敏電阻器特性顯現添加物不同而大致分為Pr系及 Bi系的2種。其中，Pr系的疊層壓敏電阻器適于低壓敏電壓化。例如， 在8～39V左右的較低的壓敏電壓V_1mA(電流值1mA時的電壓值)下， 具有出色的ESD吸收特性和ESD耐性出色的疊層壓敏電阻器。但是，其 介電常數通常約為700左右。因此，如果是8～39V左右的較低的壓敏電 壓V_1mA的疊層壓敏電阻器，則由于電極間隔狹窄而靜電電容的增大進一 步顯現化，從而難以低靜電電容化。因而，這樣的壓敏電阻器不面向高頻 信號線的用途。

另一方面，Bi系的疊層壓敏電阻器具有出色的電壓非線性。另外， 還有約70左右的較低的介電常數的疊層壓敏電阻器。即，存在0.5～1pF 的非常小的靜電電容值的疊層壓敏電阻器。由于隨著低靜電電容化的電極 面積的減少會引起電流密度的增加，所以如果將壓敏電壓低壓化為100V 以下，則變得容易發生ESD引起的特性劣化。因此，如果滿足實用上的 ESD耐性，則只能實現100V左右的較高的壓敏電壓，難以低壓敏電壓化。 因此，ESD吸收特性不充分，儀器的ESD對策容易變得不充分。

發明內容

本發明提供實現低壓敏電壓化的同時實現低靜電電容化而且ESD耐 性出色、適于高頻傳輸電路的用途的疊層壓敏電阻器。另外，本發明還提 供適于制作這樣的疊層壓敏電阻器的電壓非線性電阻組合物。

本發明的電壓非線性電阻組合物以ZnO為主要成分且含有由[Sr_1-yM_y]_1-a[Co_1-zA_z]_1+aO₃表示的鈣鈦礦成分。即，在由通式(1-x)ZnO+x[Sr_1-yM_y]_1-a[Co_1-zA_z]_1+aO₃表示組合物時，M為Ca及Ba的至少一種，A為 Mn或Cr，x、y、z及a表示摩爾比，0.0005≤x≤0.10、0≤y≤0.8、0≤z≤0.8 及-0.1≤a≤0.2。另外，本發明的疊層壓敏電阻器具有在內部具有多個 內層電極的陶瓷燒結體和與所述內層電極電連接的在所述陶瓷燒結體的 表面形成的外部電極。接著，陶瓷燒結體使用所述的電壓非線性電阻組合 物形成。

本發明的電壓非線性電阻組合物可以實現非常低的壓敏電壓、出色的 非線性及極低的介電常數作為其電特性。另外，具有微細組織的ZnO結 晶粒子。接著，由于這些特性，作為電壓非線性電阻器，具有出色的電特 性，具有出色的ESD耐性。因此，具有高可靠性。另外，本發明的疊層 壓敏電阻器為小型且壓敏電壓低，靜電電容小。而且，ESD耐性出色。因 此，適于高頻傳輸電路。

附圖說明

圖1是本發明的實施方式中的疊層壓敏電阻器的部分缺口立體圖。

具體實施方式

(實施方式1)