[發明專利]深度不是2的冪的異步FIFO存儲器設計

無效

• 申請號: 200910117133.6
• 申請日: 2009-06-24
• 公開（公告）號: CN101930350A
• 公開（公告）日: 2010-12-29
• 發明（設計）人: 蘇進;陳峰
• 申請（專利權）人: 合肥力杰半導體科技有限公司;龍迅半導體科技(合肥)有限公司
• 主分類號: G06F5/06
• 分類號: G06F5/06;G06F17/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

一.技術領域

本發明專利屬于集成電路領域，用于解決數據在不同時鐘域之間的快速傳遞問題。在含有多個時鐘的芯片中，使用異步FIFO可以在兩個不同時鐘系統之間快速地傳輸數據。在SoC系統芯片中，異步FIFO存儲器已經成為了必不可少的組成部分。在網絡接口、圖像處理等方面，異步FIFO也得到了廣泛的應用。另外，使用FPGA做數據處理時，也往往在接口部分使用異步FIFO來存儲、緩沖數據。本設計方法不涉及具體的工藝。

二.背景技術

當今集成電路設計的主導思想之一就是同步化設計，即對所有時鐘控制器件(如觸發器、RAM等)都采用同一個時鐘來控制。但是隨著設計規模的不斷擴大，更多元件集成在同一裸片上，使裸片尺寸越來越大，這容易造成時鐘偏差。在集成電路的設計中，一些新的方法，如整體異步局部同步(GALS)結構正在替代通常的同步方法，它不需要整體采用單一時鐘因而避免了時鐘的不確定性問題，另外在SoC芯片中也往往包含多個時鐘。但多時鐘域帶來的一個問題就是，不可避免地要完成數據在不同時鐘域之間的傳遞。如何設計異步時鐘域之間的接口電路就成了一個必須考慮的問題。

異步FIFO(First?In?First?Out)是解決這個問題一種簡便、快捷的方案。異步FIFO是一種先進先出的電路，使用在時鐘頻率不同的數據接口部分，用來存儲、緩沖在兩個異步時鐘之間的數據傳輸。現在的異步FIFO存儲器一般都是拘泥于格雷碼設計方式，它有著自身的缺點。由于格雷碼是一種具有反射特性和循環特性的單步自補碼，它的碼長2n決定了存儲器的深度一定要是2n-1，即若實際需要深度為9的存儲器，則只能設計出深度為16的存儲器來替代。由于FIFO先進先出的工作機制，大的FIFO這不僅造成電路面積和功耗的增加，還使得數據的輸出延遲(latency)增大。

三.發明內容

構造出一種具有單步特性和循環特性的編碼方式來設計異步FIFO存儲器，舍棄格雷碼的反射和自補特性，這樣新的編碼的碼長就不再要求是2n。利用這種設計思路，就可以設計出一個任意深度的異步FIFO。同時利用編碼的低n-1位產生地址，避免了這種編碼和二進制碼的轉換，也簡化了電路結構。

四.附圖說明

圖1異步FIFO存儲器的電路框圖，地址生成電路，空/滿控制電路，雙端口存儲單元，兩級同步器等。

圖2是本發明提出的用于設計深度為9的異步FIFO的編碼。讀/寫指針采用五位編碼，共有18個狀態，分為上下兩個碼區，分別作為地址奇/偶次循環編碼。低四位用來產生地址(最高位為0時低四位直接作為地址，為1時用低四位的反碼作為地址)。

圖3所示本發明方案中提出的生成滿標志的邏輯電路。滿標志是在寫時鐘域中用寫指針wptr和同步的讀指針wq2_rptr比較產生的，當二者互為反碼時，FIFO存儲器處于滿狀態。其中wq2_rptr是rptr經兩級同步器同步到寫時鐘域中的寫指針。

圖4所示本發明方案中提出的生成空狀態的邏輯電路。空標志是在讀時鐘域中用讀指針rptr和同步的寫指針rq2_wptr比較產生的，當二者相同時，FIFO存儲器處于空狀態。其中rq2_wptr是wptr經兩級同步器同步到讀時鐘域中的寫指針。

圖5所示是異步FIFO的雙端口存儲介質及其附屬電路。

五.具體實施方式

以下內容具體的說明了本發明在實際應用中的原理和一種可實施的方案。本發明不僅僅限于以下所描述的應用及設計方案，如果對該領域了解并有足夠的電路設計專業知識的人，很容易將本專利推廣并應用于其它深度存儲器的設計當中去。實現的具體方法也許會對編碼的方式有所改變，但基本原理不變。在有的附圖中采用數字標示以幫助描述各部分的原理及相互之間的關系。

發明的內容主要是利用圖2所提到的編碼方式設計深度不是2n的異步FIFO存儲器，以及圖3和圖4所示的生成空/滿信號的電路。

圖1所示是異步FIFO的整體結構圖。異步FIFO的整個系統可分為兩個完全獨立的時鐘域——讀時鐘域和寫時鐘域；FIFO的存儲介質為一個雙端口RAM，可以同時進行讀/寫操作。在寫時鐘域部分，由寫地址產生邏輯生成寫控制信號和寫地址；讀時鐘部分由讀地址邏輯產生讀控制信號和讀地址。在空/滿標志是通過讀/寫指針相互比較產生的。