[發明專利]芯片配置寄存器模塊低功耗設計

無效

• 申請號: 200910117052.6
• 申請日: 2009-06-29
• 公開（公告）號: CN101937420A
• 公開（公告）日: 2011-01-05
• 發明（設計）人: 夏洪鋒;陳峰
• 申請（專利權）人: 龍迅半導體科技(合肥)有限公司
• 主分類號: G06F15/76
• 分類號: G06F15/76;G06F1/00;G06F1/32
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.圖2中所示的設計結構：一個簡單的RC濾波器(RC?Filter)、一個簡單的異步I2C?Slave(Simple?Async?I2C?Slave)、一個全功能的同步I2C?Slave(FullyFunctional?Sync?I2C?Slave)、寄存器組(Reg1，Reg2，Reg3等等)和一個門控時鐘生成單元(Gated?Clock?Generator)。在待機節電模式時采用異步I2CSlave檢測是否被訪問，而同步I2C?Slave和所有寄存器組完全關閉。在正常工作模式下，當被訪問時同步I2C?Slave和被尋址的寄存器組處于全速工作狀態，未被尋址的所有寄存器組均處于關閉狀態；當沒有被訪問時，龐大的寄存器組全部關閉。據此來動態調節模塊的工作狀態，達到功耗最優化的目的。

2.圖2中所示的異步I2C?Slave工作在I2C總線的頻率，只執行檢測主機發出的開始信號和接收解析設備地址操作(圖4中的a和b階段)，以極小的功耗為同步I2C?Slave提供主機的訪問信息。置于異步I2C?Slave之前的RC濾波器用來濾除I2C總線上的毛刺，防止異步I2C?Slave發生誤動作。

3.圖2中所示的同步I2C?Slave和各寄存器組分別使用不同的時鐘。這些相互獨立的時鐘由門控時鐘生成單元在相關控制信號的控制下產生，用來開啟需要工作的模塊，而不需工作的模塊的時鐘保持關閉狀態以節省功耗。

4.圖2中所示的包含待機節電模式控制信號(power_down)的寄存器應該在配置寄存器模塊從待機節電模式轉換到正常工作模式的過程中被復位，以使其不影響正常工作模式。該寄存器可由設備被尋址信號(devs_adrsd)來復位。devs_adrsd是dev1_adrsd和dev2_adrsd等相或邏輯運算的結果，表示配置寄存器模塊包含的任一設備被尋址。

5.圖2中所示的待機節電模式控制信號(power_down)應該作為異步I2C?Slave的使能信號，復位其輸出信號：設備被尋址信號(dev1_adrsd和dev2_adrsd等)。同時作為同步I2C?Slave的輸出信號：寄存器組被尋址信號(reg1_adrsd和reg2_adrsd等)的復位信號。其還可以作為門控時鐘生成單元的控制信號用以控制同步I2C?Slave和各寄存器組時鐘的開啟和關閉。

6.圖2中所示的配置寄存器模塊本身和芯片的其它模塊的待機節電模式是分別控制的。配置寄存器模塊本身的待機節電狀態由待機節電模式控制寄存器(power_down)來設置，芯片其它模塊的待機節電狀態可由其它任意寄存器來設置。由此可進一步將待機節電模式細分成兩種待機節電模式：普通待機節電模式(配置寄存器模塊正常工作而其它模塊待機節電)和深度待機節電模式(配置寄存器模塊和其它模塊均待機節電)。

7.圖3中所示的門控時鐘生成單元的完整電路。其中包含一個D型同步觸發器DFF、一個帶有置位復位功能的鎖存器RS?Latch和若干常用邏輯門。此單元在相關信號的控制下為配置寄存器模塊的其它部分提供時鐘，完成配置寄存器模塊由待機節電狀態向正常工作狀態轉換。其中DFF的作用通過使用同步過的SCL(sync_scl)的上升沿觸發DFF采樣待機節電模式控制信號(power_down)來延遲關閉同步I2C?Slave的時鐘，使其能夠完成一個完整的I2C數據傳輸。Delaly的作用是確保RS鎖存器的置位和復位輸入端不會同時為1，避免競爭狀態的出現，提供電路工作的可靠性。

8.本發明專利提出的電路結構不僅局限于應用在CMOS集成電路中，其它所有可實施的形式都是本發明專利的應用范圍，例如分立電路、FPGA實現等。