[發明專利]一種長期演進系統中的速率匹配裝置及方法有效
| 申請號: | 200910110068.4 | 申請日: | 2009-11-10 |
| 公開(公告)號: | CN102055549A | 公開(公告)日: | 2011-05-11 |
| 發明(設計)人: | 林杰 | 申請(專利權)人: | 中興通訊股份有限公司 |
| 主分類號: | H04L1/00 | 分類號: | H04L1/00 |
| 代理公司: | 深圳鼎合誠知識產權代理有限公司 44281 | 代理人: | 宋鷹武 |
| 地址: | 518057 廣東省深*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 長期 演進 系統 中的 速率 匹配 裝置 方法 | ||
技術領域
本發明涉及通信技術,具體的說,涉及一種長期演進系統中的速率匹配裝置及方法。
背景技術
在無線通信系統中,為了提高數據傳輸的抗干擾性能,需要采用合適的信道編碼技術,而速率匹配是信道編碼后的一項關鍵技術,其目的是對信道編碼后的比特流進行交織、打孔或者重復,以保證速率匹配后的比特流長度與所分配的物理信道資源元相匹配。當數據傳輸峰值速率的要求很高時,速率匹配就成為了制約發送端吞吐率的瓶頸。LTE(Long?Term?Evolution,長期演進)協議規定信道編碼產生3路輸出比特流作為速率匹配的輸入,每一路比特流的長度相等。
現有信道編碼普遍采用并行處理技術,每一路輸出都包含M(M等于2、4或者8)個并行比特流,3路輸出總共3M個并行比特流。但是,如圖1所示,現有的LTE速率匹配技術本質上都是串行處理,它的3路輸入數據中的每一路都只有1個比特流,輸入端一個時鐘周期只能存儲3個輸入比特,輸出端一個時鐘周期只能判斷一個比特是否是有效數據。這樣,當系統要求速率匹配后的比特流長度為E時,使用一個串行速率匹配裝置進行處理至少需要E個時鐘周期。在小區最大帶寬、對應物理信道資源元全都分配的應用場景下,如果系統要求的速率匹配時延是T個時鐘周期,那么至少需要個串行速率匹配裝置。如果E大于T,那么N大于或者等于2。同時,需要在每個串行速率匹配之前添加一個并/串轉換器,共有N個并/串轉換器。為了控制信道編碼器的輸出進入哪個串行速率匹配,還需要一個輪詢調度器。如果系統分配給速率匹配裝置的電路資源只能實現少于N個的串行速率匹配,那么現有的串行處理結構無法在規定的T個時鐘周期內完成所有數據包的匹配操作,導致后級處理流程啟動時處理了錯誤的數據信息。這樣,用戶接收到的信息就會不符合其定制要求。
發明內容
有鑒于此,本發明提供了一種長期演進系統中的速率匹配裝置及方法,能夠實現并行速率匹配,從而使得系統的峰值吞吐率得到提高。
為了實現上述技術問題,本發明采用了如下技術方案:
一種長期演進系統中的速率匹配裝置,用于對信道編碼器的輸出數據包進行速率匹配,所述輸出數據包含有數據包參數,包括:依次連接的并行輸入控制器、至少一個循環緩沖區、并行輸出控制器、并行輸出處理器;所述并行輸入控制器用于將所述數據包參數和其對應的輸入數據包、比特類型標志位寫入所述循環緩沖區;所述并行輸出控制器用于將從所述循環緩沖區讀取的所述數據包參數和所述數據包參數對應的所述輸入數據包以及所述比特類型標志位向并行輸出處理器輸出;所述并行輸出處理器用于根據輸入的所述數據包參數和比特類型標志位對輸入的所述輸入數據包進行處理并輸出,其中,所述輸入數據包為由所述輸出數據包插入NULL比特而形成的數據包;比特類型標志位為標志所述輸入數據包中的比特類型。
在上述裝置的一種實施例中,每個循環緩沖區包括至少兩個RAM。
在上述裝置的一種實施例中,所述數據包參數包括所述信道編碼器輸出數據包的比特總長度、比特選擇的循環起始地址和循環結束地址、以及速率匹配要求的輸出比特長度。
在上述裝置的一種實施例中,所述并行輸入控制器具體用于根據所述數據包參數實時計算所述輸入數據包中的信道編碼輸出比特和插入NULL比特的交織規律;根據該交織規律產生所述信道編碼輸出比特和NULL比特在所述循環緩沖區中的存儲地址,并按所述存儲地址在同一個時鐘周期將屬于相同時鐘周期的信道編碼輸出比特和NULL比特寫入到循環緩沖區中;并寫入相應的所述比特類型標志位以及數據包參數。
在上述裝置的一種實施例中,所述并行輸出處理器包括NULL比特剔除單元和數據拼接單元,所述NULL比特剔除單元用于剔除并行輸出控制器輸出的所述輸入數據包中的NULL比特,所述數據拼接單元用于對所述有效比特進行拼接,得到滿足速率匹配要求的輸出比特。
本發明還公開了一種長期演進系統中的速率匹配方法,包括:
S1、并行輸入控制器將信道編碼器的輸出數據包的數據包參數和其對應的輸入數據包寫入循環緩沖區;其中,所述輸入數據包為由所述輸出數據包插入NULL比特而形成的數據包;比特類型標識位為標志所述輸入數據包中的比特類型;
S2、并行輸出控制器將從所述循環緩沖區讀取的所述數據包參數和所述數據包參數對應的所述輸入數據包以及所述比特類型標志位向并行輸出處理器輸出;
S3、并行輸出處理器根據輸入的所述數據包參數和比特類型標志位,對輸入的所述輸入數據包進行處理并輸出。
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